]> git.openfabrics.org - ~shefty/rdma-dev.git/blob - Documentation/devicetree/bindings/arm/l2cc.txt
cbef09b5c8a71672924360e028176488f03f2faa
[~shefty/rdma-dev.git] / Documentation / devicetree / bindings / arm / l2cc.txt
1 * ARM L2 Cache Controller
2
3 ARM cores often have a separate level 2 cache controller. There are various
4 implementations of the L2 cache controller with compatible programming models.
5 The ARM L2 cache representation in the device tree should be done as follows:
6
7 Required properties:
8
9 - compatible : should be one of:
10         "arm,pl310-cache"
11         "arm,l220-cache"
12         "arm,l210-cache"
13         "marvell,aurora-system-cache": Marvell Controller designed to be
14      compatible with the ARM one, with system cache mode (meaning
15      maintenance operations on L1 are broadcasted to the L2 and L2
16      performs the same operation).
17         "marvell,"aurora-outer-cache: Marvell Controller designed to be
18          compatible with the ARM one with outer cache mode.
19 - cache-unified : Specifies the cache is a unified cache.
20 - cache-level : Should be set to 2 for a level 2 cache.
21 - reg : Physical base address and size of cache controller's memory mapped
22   registers.
23
24 Optional properties:
25
26 - arm,data-latency : Cycles of latency for Data RAM accesses. Specifies 3 cells of
27   read, write and setup latencies. Minimum valid values are 1. Controllers
28   without setup latency control should use a value of 0.
29 - arm,tag-latency : Cycles of latency for Tag RAM accesses. Specifies 3 cells of
30   read, write and setup latencies. Controllers without setup latency control
31   should use 0. Controllers without separate read and write Tag RAM latency
32   values should only use the first cell.
33 - arm,dirty-latency : Cycles of latency for Dirty RAMs. This is a single cell.
34 - arm,filter-ranges : <start length> Starting address and length of window to
35   filter. Addresses in the filter window are directed to the M1 port. Other
36   addresses will go to the M0 port.
37 - interrupts : 1 combined interrupt.
38 - cache-id-part: cache id part number to be used if it is not present
39   on hardware
40 - wt-override: If present then L2 is forced to Write through mode
41
42 Example:
43
44 L2: cache-controller {
45         compatible = "arm,pl310-cache";
46         reg = <0xfff12000 0x1000>;
47         arm,data-latency = <1 1 1>;
48         arm,tag-latency = <2 2 2>;
49         arm,filter-ranges = <0x80000000 0x8000000>;
50         cache-unified;
51         cache-level = <2>;
52         interrupts = <45>;
53 };