]> git.openfabrics.org - ~shefty/rdma-dev.git/blob - arch/x86/kernel/apb_timer.c
afc406498c9d08b4418774c2cf2e584a12bcf286
[~shefty/rdma-dev.git] / arch / x86 / kernel / apb_timer.c
1 /*
2  * apb_timer.c: Driver for Langwell APB timers
3  *
4  * (C) Copyright 2009 Intel Corporation
5  * Author: Jacob Pan (jacob.jun.pan@intel.com)
6  *
7  * This program is free software; you can redistribute it and/or
8  * modify it under the terms of the GNU General Public License
9  * as published by the Free Software Foundation; version 2
10  * of the License.
11  *
12  * Note:
13  * Langwell is the south complex of Intel Moorestown MID platform. There are
14  * eight external timers in total that can be used by the operating system.
15  * The timer information, such as frequency and addresses, is provided to the
16  * OS via SFI tables.
17  * Timer interrupts are routed via FW/HW emulated IOAPIC independently via
18  * individual redirection table entries (RTE).
19  * Unlike HPET, there is no master counter, therefore one of the timers are
20  * used as clocksource. The overall allocation looks like:
21  *  - timer 0 - NR_CPUs for per cpu timer
22  *  - one timer for clocksource
23  *  - one timer for watchdog driver.
24  * It is also worth notice that APB timer does not support true one-shot mode,
25  * free-running mode will be used here to emulate one-shot mode.
26  * APB timer can also be used as broadcast timer along with per cpu local APIC
27  * timer, but by default APB timer has higher rating than local APIC timers.
28  */
29
30 #include <linux/clocksource.h>
31 #include <linux/clockchips.h>
32 #include <linux/delay.h>
33 #include <linux/errno.h>
34 #include <linux/init.h>
35 #include <linux/sysdev.h>
36 #include <linux/slab.h>
37 #include <linux/pm.h>
38 #include <linux/pci.h>
39 #include <linux/sfi.h>
40 #include <linux/interrupt.h>
41 #include <linux/cpu.h>
42 #include <linux/irq.h>
43
44 #include <asm/fixmap.h>
45 #include <asm/apb_timer.h>
46 #include <asm/mrst.h>
47
48 #define APBT_MASK                       CLOCKSOURCE_MASK(32)
49 #define APBT_SHIFT                      22
50 #define APBT_CLOCKEVENT_RATING          110
51 #define APBT_CLOCKSOURCE_RATING         250
52 #define APBT_MIN_DELTA_USEC             200
53
54 #define EVT_TO_APBT_DEV(evt) container_of(evt, struct apbt_dev, evt)
55 #define APBT_CLOCKEVENT0_NUM   (0)
56 #define APBT_CLOCKEVENT1_NUM   (1)
57 #define APBT_CLOCKSOURCE_NUM   (2)
58
59 static unsigned long apbt_address;
60 static int apb_timer_block_enabled;
61 static void __iomem *apbt_virt_address;
62 static int phy_cs_timer_id;
63
64 /*
65  * Common DW APB timer info
66  */
67 static uint64_t apbt_freq;
68
69 static void apbt_set_mode(enum clock_event_mode mode,
70                           struct clock_event_device *evt);
71 static int apbt_next_event(unsigned long delta,
72                            struct clock_event_device *evt);
73 static cycle_t apbt_read_clocksource(struct clocksource *cs);
74 static void apbt_restart_clocksource(struct clocksource *cs);
75
76 struct apbt_dev {
77         struct clock_event_device evt;
78         unsigned int num;
79         int cpu;
80         unsigned int irq;
81         unsigned int tick;
82         unsigned int count;
83         unsigned int flags;
84         char name[10];
85 };
86
87 static DEFINE_PER_CPU(struct apbt_dev, cpu_apbt_dev);
88
89 #ifdef CONFIG_SMP
90 static unsigned int apbt_num_timers_used;
91 static struct apbt_dev *apbt_devs;
92 #endif
93
94 static  inline unsigned long apbt_readl_reg(unsigned long a)
95 {
96         return readl(apbt_virt_address + a);
97 }
98
99 static inline void apbt_writel_reg(unsigned long d, unsigned long a)
100 {
101         writel(d, apbt_virt_address + a);
102 }
103
104 static inline unsigned long apbt_readl(int n, unsigned long a)
105 {
106         return readl(apbt_virt_address + a + n * APBTMRS_REG_SIZE);
107 }
108
109 static inline void apbt_writel(int n, unsigned long d, unsigned long a)
110 {
111         writel(d, apbt_virt_address + a + n * APBTMRS_REG_SIZE);
112 }
113
114 static inline void apbt_set_mapping(void)
115 {
116         struct sfi_timer_table_entry *mtmr;
117
118         if (apbt_virt_address) {
119                 pr_debug("APBT base already mapped\n");
120                 return;
121         }
122         mtmr = sfi_get_mtmr(APBT_CLOCKEVENT0_NUM);
123         if (mtmr == NULL) {
124                 printk(KERN_ERR "Failed to get MTMR %d from SFI\n",
125                        APBT_CLOCKEVENT0_NUM);
126                 return;
127         }
128         apbt_address = (unsigned long)mtmr->phys_addr;
129         if (!apbt_address) {
130                 printk(KERN_WARNING "No timer base from SFI, use default\n");
131                 apbt_address = APBT_DEFAULT_BASE;
132         }
133         apbt_virt_address = ioremap_nocache(apbt_address, APBT_MMAP_SIZE);
134         if (apbt_virt_address) {
135                 pr_debug("Mapped APBT physical addr %p at virtual addr %p\n",\
136                          (void *)apbt_address, (void *)apbt_virt_address);
137         } else {
138                 pr_debug("Failed mapping APBT phy address at %p\n",\
139                          (void *)apbt_address);
140                 goto panic_noapbt;
141         }
142         apbt_freq = mtmr->freq_hz / USEC_PER_SEC;
143         sfi_free_mtmr(mtmr);
144
145         /* Now figure out the physical timer id for clocksource device */
146         mtmr = sfi_get_mtmr(APBT_CLOCKSOURCE_NUM);
147         if (mtmr == NULL)
148                 goto panic_noapbt;
149
150         /* Now figure out the physical timer id */
151         phy_cs_timer_id = (unsigned int)(mtmr->phys_addr & 0xff)
152                 / APBTMRS_REG_SIZE;
153         pr_debug("Use timer %d for clocksource\n", phy_cs_timer_id);
154         return;
155
156 panic_noapbt:
157         panic("Failed to setup APB system timer\n");
158
159 }
160
161 static inline void apbt_clear_mapping(void)
162 {
163         iounmap(apbt_virt_address);
164         apbt_virt_address = NULL;
165 }
166
167 /*
168  * APBT timer interrupt enable / disable
169  */
170 static inline int is_apbt_capable(void)
171 {
172         return apbt_virt_address ? 1 : 0;
173 }
174
175 static struct clocksource clocksource_apbt = {
176         .name           = "apbt",
177         .rating         = APBT_CLOCKSOURCE_RATING,
178         .read           = apbt_read_clocksource,
179         .mask           = APBT_MASK,
180         .shift          = APBT_SHIFT,
181         .flags          = CLOCK_SOURCE_IS_CONTINUOUS,
182         .resume         = apbt_restart_clocksource,
183 };
184
185 /* boot APB clock event device */
186 static struct clock_event_device apbt_clockevent = {
187         .name           = "apbt0",
188         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT,
189         .set_mode       = apbt_set_mode,
190         .set_next_event = apbt_next_event,
191         .shift          = APBT_SHIFT,
192         .irq            = 0,
193         .rating         = APBT_CLOCKEVENT_RATING,
194 };
195
196 /*
197  * start count down from 0xffff_ffff. this is done by toggling the enable bit
198  * then load initial load count to ~0.
199  */
200 static void apbt_start_counter(int n)
201 {
202         unsigned long ctrl = apbt_readl(n, APBTMR_N_CONTROL);
203
204         ctrl &= ~APBTMR_CONTROL_ENABLE;
205         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
206         apbt_writel(n, ~0, APBTMR_N_LOAD_COUNT);
207         /* enable, mask interrupt */
208         ctrl &= ~APBTMR_CONTROL_MODE_PERIODIC;
209         ctrl |= (APBTMR_CONTROL_ENABLE | APBTMR_CONTROL_INT);
210         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
211         /* read it once to get cached counter value initialized */
212         apbt_read_clocksource(&clocksource_apbt);
213 }
214
215 static irqreturn_t apbt_interrupt_handler(int irq, void *data)
216 {
217         struct apbt_dev *dev = (struct apbt_dev *)data;
218         struct clock_event_device *aevt = &dev->evt;
219
220         if (!aevt->event_handler) {
221                 printk(KERN_INFO "Spurious APBT timer interrupt on %d\n",
222                        dev->num);
223                 return IRQ_NONE;
224         }
225         aevt->event_handler(aevt);
226         return IRQ_HANDLED;
227 }
228
229 static void apbt_restart_clocksource(struct clocksource *cs)
230 {
231         apbt_start_counter(phy_cs_timer_id);
232 }
233
234 static void apbt_enable_int(int n)
235 {
236         unsigned long ctrl = apbt_readl(n, APBTMR_N_CONTROL);
237         /* clear pending intr */
238         apbt_readl(n, APBTMR_N_EOI);
239         ctrl &= ~APBTMR_CONTROL_INT;
240         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
241 }
242
243 static void apbt_disable_int(int n)
244 {
245         unsigned long ctrl = apbt_readl(n, APBTMR_N_CONTROL);
246
247         ctrl |= APBTMR_CONTROL_INT;
248         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
249 }
250
251
252 static int __init apbt_clockevent_register(void)
253 {
254         struct sfi_timer_table_entry *mtmr;
255         struct apbt_dev *adev = &__get_cpu_var(cpu_apbt_dev);
256
257         mtmr = sfi_get_mtmr(APBT_CLOCKEVENT0_NUM);
258         if (mtmr == NULL) {
259                 printk(KERN_ERR "Failed to get MTMR %d from SFI\n",
260                        APBT_CLOCKEVENT0_NUM);
261                 return -ENODEV;
262         }
263
264         /*
265          * We need to calculate the scaled math multiplication factor for
266          * nanosecond to apbt tick conversion.
267          * mult = (nsec/cycle)*2^APBT_SHIFT
268          */
269         apbt_clockevent.mult = div_sc((unsigned long) mtmr->freq_hz
270                                       , NSEC_PER_SEC, APBT_SHIFT);
271
272         /* Calculate the min / max delta */
273         apbt_clockevent.max_delta_ns = clockevent_delta2ns(0x7FFFFFFF,
274                                                            &apbt_clockevent);
275         apbt_clockevent.min_delta_ns = clockevent_delta2ns(
276                 APBT_MIN_DELTA_USEC*apbt_freq,
277                 &apbt_clockevent);
278         /*
279          * Start apbt with the boot cpu mask and make it
280          * global if not used for per cpu timer.
281          */
282         apbt_clockevent.cpumask = cpumask_of(smp_processor_id());
283         adev->num = smp_processor_id();
284         memcpy(&adev->evt, &apbt_clockevent, sizeof(struct clock_event_device));
285
286         if (mrst_timer_options == MRST_TIMER_LAPIC_APBT) {
287                 apbt_clockevent.rating = APBT_CLOCKEVENT_RATING - 100;
288                 global_clock_event = &adev->evt;
289                 printk(KERN_DEBUG "%s clockevent registered as global\n",
290                        global_clock_event->name);
291         }
292
293         if (request_irq(apbt_clockevent.irq, apbt_interrupt_handler,
294                         IRQF_TIMER | IRQF_DISABLED | IRQF_NOBALANCING,
295                         apbt_clockevent.name, adev)) {
296                 printk(KERN_ERR "Failed request IRQ for APBT%d\n",
297                        apbt_clockevent.irq);
298         }
299
300         clockevents_register_device(&adev->evt);
301         /* Start APBT 0 interrupts */
302         apbt_enable_int(APBT_CLOCKEVENT0_NUM);
303
304         sfi_free_mtmr(mtmr);
305         return 0;
306 }
307
308 #ifdef CONFIG_SMP
309
310 static void apbt_setup_irq(struct apbt_dev *adev)
311 {
312         /* timer0 irq has been setup early */
313         if (adev->irq == 0)
314                 return;
315
316         if (system_state == SYSTEM_BOOTING) {
317                 irq_modify_status(adev->irq, 0, IRQ_MOVE_PCNTXT);
318                 irq_set_affinity(adev->irq, cpumask_of(adev->cpu));
319                 /* APB timer irqs are set up as mp_irqs, timer is edge type */
320                 __set_irq_handler(adev->irq, handle_edge_irq, 0, "edge");
321                 if (request_irq(adev->irq, apbt_interrupt_handler,
322                                 IRQF_TIMER | IRQF_DISABLED | IRQF_NOBALANCING,
323                                 adev->name, adev)) {
324                         printk(KERN_ERR "Failed request IRQ for APBT%d\n",
325                                adev->num);
326                 }
327         } else
328                 enable_irq(adev->irq);
329 }
330
331 /* Should be called with per cpu */
332 void apbt_setup_secondary_clock(void)
333 {
334         struct apbt_dev *adev;
335         struct clock_event_device *aevt;
336         int cpu;
337
338         /* Don't register boot CPU clockevent */
339         cpu = smp_processor_id();
340         if (!cpu)
341                 return;
342         /*
343          * We need to calculate the scaled math multiplication factor for
344          * nanosecond to apbt tick conversion.
345          * mult = (nsec/cycle)*2^APBT_SHIFT
346          */
347         printk(KERN_INFO "Init per CPU clockevent %d\n", cpu);
348         adev = &per_cpu(cpu_apbt_dev, cpu);
349         aevt = &adev->evt;
350
351         memcpy(aevt, &apbt_clockevent, sizeof(*aevt));
352         aevt->cpumask = cpumask_of(cpu);
353         aevt->name = adev->name;
354         aevt->mode = CLOCK_EVT_MODE_UNUSED;
355
356         printk(KERN_INFO "Registering CPU %d clockevent device %s, mask %08x\n",
357                cpu, aevt->name, *(u32 *)aevt->cpumask);
358
359         apbt_setup_irq(adev);
360
361         clockevents_register_device(aevt);
362
363         apbt_enable_int(cpu);
364
365         return;
366 }
367
368 /*
369  * this notify handler process CPU hotplug events. in case of S0i3, nonboot
370  * cpus are disabled/enabled frequently, for performance reasons, we keep the
371  * per cpu timer irq registered so that we do need to do free_irq/request_irq.
372  *
373  * TODO: it might be more reliable to directly disable percpu clockevent device
374  * without the notifier chain. currently, cpu 0 may get interrupts from other
375  * cpu timers during the offline process due to the ordering of notification.
376  * the extra interrupt is harmless.
377  */
378 static int apbt_cpuhp_notify(struct notifier_block *n,
379                              unsigned long action, void *hcpu)
380 {
381         unsigned long cpu = (unsigned long)hcpu;
382         struct apbt_dev *adev = &per_cpu(cpu_apbt_dev, cpu);
383
384         switch (action & 0xf) {
385         case CPU_DEAD:
386                 disable_irq(adev->irq);
387                 apbt_disable_int(cpu);
388                 if (system_state == SYSTEM_RUNNING) {
389                         pr_debug("skipping APBT CPU %lu offline\n", cpu);
390                 } else if (adev) {
391                         pr_debug("APBT clockevent for cpu %lu offline\n", cpu);
392                         free_irq(adev->irq, adev);
393                 }
394                 break;
395         default:
396                 pr_debug("APBT notified %lu, no action\n", action);
397         }
398         return NOTIFY_OK;
399 }
400
401 static __init int apbt_late_init(void)
402 {
403         if (mrst_timer_options == MRST_TIMER_LAPIC_APBT ||
404                 !apb_timer_block_enabled)
405                 return 0;
406         /* This notifier should be called after workqueue is ready */
407         hotcpu_notifier(apbt_cpuhp_notify, -20);
408         return 0;
409 }
410 fs_initcall(apbt_late_init);
411 #else
412
413 void apbt_setup_secondary_clock(void) {}
414
415 #endif /* CONFIG_SMP */
416
417 static void apbt_set_mode(enum clock_event_mode mode,
418                           struct clock_event_device *evt)
419 {
420         unsigned long ctrl;
421         uint64_t delta;
422         int timer_num;
423         struct apbt_dev *adev = EVT_TO_APBT_DEV(evt);
424
425         BUG_ON(!apbt_virt_address);
426
427         timer_num = adev->num;
428         pr_debug("%s CPU %d timer %d mode=%d\n",
429                  __func__, first_cpu(*evt->cpumask), timer_num, mode);
430
431         switch (mode) {
432         case CLOCK_EVT_MODE_PERIODIC:
433                 delta = ((uint64_t)(NSEC_PER_SEC/HZ)) * apbt_clockevent.mult;
434                 delta >>= apbt_clockevent.shift;
435                 ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
436                 ctrl |= APBTMR_CONTROL_MODE_PERIODIC;
437                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
438                 /*
439                  * DW APB p. 46, have to disable timer before load counter,
440                  * may cause sync problem.
441                  */
442                 ctrl &= ~APBTMR_CONTROL_ENABLE;
443                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
444                 udelay(1);
445                 pr_debug("Setting clock period %d for HZ %d\n", (int)delta, HZ);
446                 apbt_writel(timer_num, delta, APBTMR_N_LOAD_COUNT);
447                 ctrl |= APBTMR_CONTROL_ENABLE;
448                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
449                 break;
450                 /* APB timer does not have one-shot mode, use free running mode */
451         case CLOCK_EVT_MODE_ONESHOT:
452                 ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
453                 /*
454                  * set free running mode, this mode will let timer reload max
455                  * timeout which will give time (3min on 25MHz clock) to rearm
456                  * the next event, therefore emulate the one-shot mode.
457                  */
458                 ctrl &= ~APBTMR_CONTROL_ENABLE;
459                 ctrl &= ~APBTMR_CONTROL_MODE_PERIODIC;
460
461                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
462                 /* write again to set free running mode */
463                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
464
465                 /*
466                  * DW APB p. 46, load counter with all 1s before starting free
467                  * running mode.
468                  */
469                 apbt_writel(timer_num, ~0, APBTMR_N_LOAD_COUNT);
470                 ctrl &= ~APBTMR_CONTROL_INT;
471                 ctrl |= APBTMR_CONTROL_ENABLE;
472                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
473                 break;
474
475         case CLOCK_EVT_MODE_UNUSED:
476         case CLOCK_EVT_MODE_SHUTDOWN:
477                 apbt_disable_int(timer_num);
478                 ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
479                 ctrl &= ~APBTMR_CONTROL_ENABLE;
480                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
481                 break;
482
483         case CLOCK_EVT_MODE_RESUME:
484                 apbt_enable_int(timer_num);
485                 break;
486         }
487 }
488
489 static int apbt_next_event(unsigned long delta,
490                            struct clock_event_device *evt)
491 {
492         unsigned long ctrl;
493         int timer_num;
494
495         struct apbt_dev *adev = EVT_TO_APBT_DEV(evt);
496
497         timer_num = adev->num;
498         /* Disable timer */
499         ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
500         ctrl &= ~APBTMR_CONTROL_ENABLE;
501         apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
502         /* write new count */
503         apbt_writel(timer_num, delta, APBTMR_N_LOAD_COUNT);
504         ctrl |= APBTMR_CONTROL_ENABLE;
505         apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
506         return 0;
507 }
508
509 static cycle_t apbt_read_clocksource(struct clocksource *cs)
510 {
511         unsigned long current_count;
512
513         current_count = apbt_readl(phy_cs_timer_id, APBTMR_N_CURRENT_VALUE);
514         return (cycle_t)~current_count;
515 }
516
517 static int apbt_clocksource_register(void)
518 {
519         u64 start, now;
520         cycle_t t1;
521
522         /* Start the counter, use timer 2 as source, timer 0/1 for event */
523         apbt_start_counter(phy_cs_timer_id);
524
525         /* Verify whether apbt counter works */
526         t1 = apbt_read_clocksource(&clocksource_apbt);
527         rdtscll(start);
528
529         /*
530          * We don't know the TSC frequency yet, but waiting for
531          * 200000 TSC cycles is safe:
532          * 4 GHz == 50us
533          * 1 GHz == 200us
534          */
535         do {
536                 rep_nop();
537                 rdtscll(now);
538         } while ((now - start) < 200000UL);
539
540         /* APBT is the only always on clocksource, it has to work! */
541         if (t1 == apbt_read_clocksource(&clocksource_apbt))
542                 panic("APBT counter not counting. APBT disabled\n");
543
544         /*
545          * initialize and register APBT clocksource
546          * convert that to ns/clock cycle
547          * mult = (ns/c) * 2^APBT_SHIFT
548          */
549         clocksource_apbt.mult = div_sc(MSEC_PER_SEC,
550                                        (unsigned long) apbt_freq, APBT_SHIFT);
551         clocksource_register(&clocksource_apbt);
552
553         return 0;
554 }
555
556 /*
557  * Early setup the APBT timer, only use timer 0 for booting then switch to
558  * per CPU timer if possible.
559  * returns 1 if per cpu apbt is setup
560  * returns 0 if no per cpu apbt is chosen
561  * panic if set up failed, this is the only platform timer on Moorestown.
562  */
563 void __init apbt_time_init(void)
564 {
565 #ifdef CONFIG_SMP
566         int i;
567         struct sfi_timer_table_entry *p_mtmr;
568         unsigned int percpu_timer;
569         struct apbt_dev *adev;
570 #endif
571
572         if (apb_timer_block_enabled)
573                 return;
574         apbt_set_mapping();
575         if (apbt_virt_address) {
576                 pr_debug("Found APBT version 0x%lx\n",\
577                          apbt_readl_reg(APBTMRS_COMP_VERSION));
578         } else
579                 goto out_noapbt;
580         /*
581          * Read the frequency and check for a sane value, for ESL model
582          * we extend the possible clock range to allow time scaling.
583          */
584
585         if (apbt_freq < APBT_MIN_FREQ || apbt_freq > APBT_MAX_FREQ) {
586                 pr_debug("APBT has invalid freq 0x%llx\n", apbt_freq);
587                 goto out_noapbt;
588         }
589         if (apbt_clocksource_register()) {
590                 pr_debug("APBT has failed to register clocksource\n");
591                 goto out_noapbt;
592         }
593         if (!apbt_clockevent_register())
594                 apb_timer_block_enabled = 1;
595         else {
596                 pr_debug("APBT has failed to register clockevent\n");
597                 goto out_noapbt;
598         }
599 #ifdef CONFIG_SMP
600         /* kernel cmdline disable apb timer, so we will use lapic timers */
601         if (mrst_timer_options == MRST_TIMER_LAPIC_APBT) {
602                 printk(KERN_INFO "apbt: disabled per cpu timer\n");
603                 return;
604         }
605         pr_debug("%s: %d CPUs online\n", __func__, num_online_cpus());
606         if (num_possible_cpus() <= sfi_mtimer_num) {
607                 percpu_timer = 1;
608                 apbt_num_timers_used = num_possible_cpus();
609         } else {
610                 percpu_timer = 0;
611                 apbt_num_timers_used = 1;
612                 adev = &per_cpu(cpu_apbt_dev, 0);
613                 adev->flags &= ~APBT_DEV_USED;
614         }
615         pr_debug("%s: %d APB timers used\n", __func__, apbt_num_timers_used);
616
617         /* here we set up per CPU timer data structure */
618         apbt_devs = kzalloc(sizeof(struct apbt_dev) * apbt_num_timers_used,
619                             GFP_KERNEL);
620         if (!apbt_devs) {
621                 printk(KERN_ERR "Failed to allocate APB timer devices\n");
622                 return;
623         }
624         for (i = 0; i < apbt_num_timers_used; i++) {
625                 adev = &per_cpu(cpu_apbt_dev, i);
626                 adev->num = i;
627                 adev->cpu = i;
628                 p_mtmr = sfi_get_mtmr(i);
629                 if (p_mtmr) {
630                         adev->tick = p_mtmr->freq_hz;
631                         adev->irq = p_mtmr->irq;
632                 } else
633                         printk(KERN_ERR "Failed to get timer for cpu %d\n", i);
634                 adev->count = 0;
635                 sprintf(adev->name, "apbt%d", i);
636         }
637 #endif
638
639         return;
640
641 out_noapbt:
642         apbt_clear_mapping();
643         apb_timer_block_enabled = 0;
644         panic("failed to enable APB timer\n");
645 }
646
647 static inline void apbt_disable(int n)
648 {
649         if (is_apbt_capable()) {
650                 unsigned long ctrl =  apbt_readl(n, APBTMR_N_CONTROL);
651                 ctrl &= ~APBTMR_CONTROL_ENABLE;
652                 apbt_writel(n, ctrl, APBTMR_N_CONTROL);
653         }
654 }
655
656 /* called before apb_timer_enable, use early map */
657 unsigned long apbt_quick_calibrate()
658 {
659         int i, scale;
660         u64 old, new;
661         cycle_t t1, t2;
662         unsigned long khz = 0;
663         u32 loop, shift;
664
665         apbt_set_mapping();
666         apbt_start_counter(phy_cs_timer_id);
667
668         /* check if the timer can count down, otherwise return */
669         old = apbt_read_clocksource(&clocksource_apbt);
670         i = 10000;
671         while (--i) {
672                 if (old != apbt_read_clocksource(&clocksource_apbt))
673                         break;
674         }
675         if (!i)
676                 goto failed;
677
678         /* count 16 ms */
679         loop = (apbt_freq * 1000) << 4;
680
681         /* restart the timer to ensure it won't get to 0 in the calibration */
682         apbt_start_counter(phy_cs_timer_id);
683
684         old = apbt_read_clocksource(&clocksource_apbt);
685         old += loop;
686
687         t1 = __native_read_tsc();
688
689         do {
690                 new = apbt_read_clocksource(&clocksource_apbt);
691         } while (new < old);
692
693         t2 = __native_read_tsc();
694
695         shift = 5;
696         if (unlikely(loop >> shift == 0)) {
697                 printk(KERN_INFO
698                        "APBT TSC calibration failed, not enough resolution\n");
699                 return 0;
700         }
701         scale = (int)div_u64((t2 - t1), loop >> shift);
702         khz = (scale * apbt_freq * 1000) >> shift;
703         printk(KERN_INFO "TSC freq calculated by APB timer is %lu khz\n", khz);
704         return khz;
705 failed:
706         return 0;
707 }