]> git.openfabrics.org - ~shefty/rdma-dev.git/blob - arch/x86/kernel/apic/io_apic.c
e8c95a22614a26a982398f69ab6cff328c32707f
[~shefty/rdma-dev.git] / arch / x86 / kernel / apic / io_apic.c
1 /*
2  *      Intel IO-APIC support for multi-Pentium hosts.
3  *
4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
5  *
6  *      Many thanks to Stig Venaas for trying out countless experimental
7  *      patches and reporting/debugging problems patiently!
8  *
9  *      (c) 1999, Multiple IO-APIC support, developed by
10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
13  *      and Ingo Molnar <mingo@redhat.com>
14  *
15  *      Fixes
16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
17  *                                      thanks to Eric Gilmore
18  *                                      and Rolf G. Tews
19  *                                      for testing these extensively
20  *      Paul Diefenbaugh        :       Added full ACPI support
21  */
22
23 #include <linux/mm.h>
24 #include <linux/interrupt.h>
25 #include <linux/init.h>
26 #include <linux/delay.h>
27 #include <linux/sched.h>
28 #include <linux/pci.h>
29 #include <linux/mc146818rtc.h>
30 #include <linux/compiler.h>
31 #include <linux/acpi.h>
32 #include <linux/module.h>
33 #include <linux/sysdev.h>
34 #include <linux/msi.h>
35 #include <linux/htirq.h>
36 #include <linux/freezer.h>
37 #include <linux/kthread.h>
38 #include <linux/jiffies.h>      /* time_after() */
39 #include <linux/slab.h>
40 #ifdef CONFIG_ACPI
41 #include <acpi/acpi_bus.h>
42 #endif
43 #include <linux/bootmem.h>
44 #include <linux/dmar.h>
45 #include <linux/hpet.h>
46
47 #include <asm/idle.h>
48 #include <asm/io.h>
49 #include <asm/smp.h>
50 #include <asm/cpu.h>
51 #include <asm/desc.h>
52 #include <asm/proto.h>
53 #include <asm/acpi.h>
54 #include <asm/dma.h>
55 #include <asm/timer.h>
56 #include <asm/i8259.h>
57 #include <asm/nmi.h>
58 #include <asm/msidef.h>
59 #include <asm/hypertransport.h>
60 #include <asm/setup.h>
61 #include <asm/irq_remapping.h>
62 #include <asm/hpet.h>
63 #include <asm/hw_irq.h>
64
65 #include <asm/apic.h>
66
67 #define __apicdebuginit(type) static type __init
68 #define for_each_irq_pin(entry, head) \
69         for (entry = head; entry; entry = entry->next)
70
71 /*
72  *      Is the SiS APIC rmw bug present ?
73  *      -1 = don't know, 0 = no, 1 = yes
74  */
75 int sis_apic_bug = -1;
76
77 static DEFINE_RAW_SPINLOCK(ioapic_lock);
78 static DEFINE_RAW_SPINLOCK(vector_lock);
79
80 /*
81  * # of IRQ routing registers
82  */
83 int nr_ioapic_registers[MAX_IO_APICS];
84
85 /* I/O APIC entries */
86 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
87 int nr_ioapics;
88
89 /* IO APIC gsi routing info */
90 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
91
92 /* The one past the highest gsi number used */
93 u32 gsi_top;
94
95 /* MP IRQ source entries */
96 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
97
98 /* # of MP IRQ source entries */
99 int mp_irq_entries;
100
101 /* GSI interrupts */
102 static int nr_irqs_gsi = NR_IRQS_LEGACY;
103
104 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
105 int mp_bus_id_to_type[MAX_MP_BUSSES];
106 #endif
107
108 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
109
110 int skip_ioapic_setup;
111
112 void arch_disable_smp_support(void)
113 {
114 #ifdef CONFIG_PCI
115         noioapicquirk = 1;
116         noioapicreroute = -1;
117 #endif
118         skip_ioapic_setup = 1;
119 }
120
121 static int __init parse_noapic(char *str)
122 {
123         /* disable IO-APIC */
124         arch_disable_smp_support();
125         return 0;
126 }
127 early_param("noapic", parse_noapic);
128
129 struct irq_pin_list {
130         int apic, pin;
131         struct irq_pin_list *next;
132 };
133
134 static struct irq_pin_list *get_one_free_irq_2_pin(int node)
135 {
136         struct irq_pin_list *pin;
137
138         pin = kzalloc_node(sizeof(*pin), GFP_ATOMIC, node);
139
140         return pin;
141 }
142
143 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
144 #ifdef CONFIG_SPARSE_IRQ
145 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
146 #else
147 static struct irq_cfg irq_cfgx[NR_IRQS];
148 #endif
149
150 int __init arch_early_irq_init(void)
151 {
152         struct irq_cfg *cfg;
153         struct irq_desc *desc;
154         int count;
155         int node;
156         int i;
157
158         if (!legacy_pic->nr_legacy_irqs) {
159                 nr_irqs_gsi = 0;
160                 io_apic_irqs = ~0UL;
161         }
162
163         cfg = irq_cfgx;
164         count = ARRAY_SIZE(irq_cfgx);
165         node= cpu_to_node(boot_cpu_id);
166
167         for (i = 0; i < count; i++) {
168                 desc = irq_to_desc(i);
169                 desc->chip_data = &cfg[i];
170                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_NOWAIT, node);
171                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_NOWAIT, node);
172                 /*
173                  * For legacy IRQ's, start with assigning irq0 to irq15 to
174                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
175                  */
176                 if (i < legacy_pic->nr_legacy_irqs) {
177                         cfg[i].vector = IRQ0_VECTOR + i;
178                         cpumask_set_cpu(0, cfg[i].domain);
179                 }
180         }
181
182         return 0;
183 }
184
185 #ifdef CONFIG_SPARSE_IRQ
186 struct irq_cfg *irq_cfg(unsigned int irq)
187 {
188         struct irq_cfg *cfg = NULL;
189         struct irq_desc *desc;
190
191         desc = irq_to_desc(irq);
192         if (desc)
193                 cfg = desc->chip_data;
194
195         return cfg;
196 }
197
198 static struct irq_cfg *get_one_free_irq_cfg(int node)
199 {
200         struct irq_cfg *cfg;
201
202         cfg = kzalloc_node(sizeof(*cfg), GFP_ATOMIC, node);
203         if (cfg) {
204                 if (!zalloc_cpumask_var_node(&cfg->domain, GFP_ATOMIC, node)) {
205                         kfree(cfg);
206                         cfg = NULL;
207                 } else if (!zalloc_cpumask_var_node(&cfg->old_domain,
208                                                           GFP_ATOMIC, node)) {
209                         free_cpumask_var(cfg->domain);
210                         kfree(cfg);
211                         cfg = NULL;
212                 }
213         }
214
215         return cfg;
216 }
217
218 int arch_init_chip_data(struct irq_desc *desc, int node)
219 {
220         struct irq_cfg *cfg;
221
222         cfg = desc->chip_data;
223         if (!cfg) {
224                 desc->chip_data = get_one_free_irq_cfg(node);
225                 if (!desc->chip_data) {
226                         printk(KERN_ERR "can not alloc irq_cfg\n");
227                         BUG_ON(1);
228                 }
229         }
230
231         return 0;
232 }
233
234 /* for move_irq_desc */
235 static void
236 init_copy_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg, int node)
237 {
238         struct irq_pin_list *old_entry, *head, *tail, *entry;
239
240         cfg->irq_2_pin = NULL;
241         old_entry = old_cfg->irq_2_pin;
242         if (!old_entry)
243                 return;
244
245         entry = get_one_free_irq_2_pin(node);
246         if (!entry)
247                 return;
248
249         entry->apic     = old_entry->apic;
250         entry->pin      = old_entry->pin;
251         head            = entry;
252         tail            = entry;
253         old_entry       = old_entry->next;
254         while (old_entry) {
255                 entry = get_one_free_irq_2_pin(node);
256                 if (!entry) {
257                         entry = head;
258                         while (entry) {
259                                 head = entry->next;
260                                 kfree(entry);
261                                 entry = head;
262                         }
263                         /* still use the old one */
264                         return;
265                 }
266                 entry->apic     = old_entry->apic;
267                 entry->pin      = old_entry->pin;
268                 tail->next      = entry;
269                 tail            = entry;
270                 old_entry       = old_entry->next;
271         }
272
273         tail->next = NULL;
274         cfg->irq_2_pin = head;
275 }
276
277 static void free_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg)
278 {
279         struct irq_pin_list *entry, *next;
280
281         if (old_cfg->irq_2_pin == cfg->irq_2_pin)
282                 return;
283
284         entry = old_cfg->irq_2_pin;
285
286         while (entry) {
287                 next = entry->next;
288                 kfree(entry);
289                 entry = next;
290         }
291         old_cfg->irq_2_pin = NULL;
292 }
293
294 void arch_init_copy_chip_data(struct irq_desc *old_desc,
295                                  struct irq_desc *desc, int node)
296 {
297         struct irq_cfg *cfg;
298         struct irq_cfg *old_cfg;
299
300         cfg = get_one_free_irq_cfg(node);
301
302         if (!cfg)
303                 return;
304
305         desc->chip_data = cfg;
306
307         old_cfg = old_desc->chip_data;
308
309         memcpy(cfg, old_cfg, sizeof(struct irq_cfg));
310
311         init_copy_irq_2_pin(old_cfg, cfg, node);
312 }
313
314 static void free_irq_cfg(struct irq_cfg *old_cfg)
315 {
316         kfree(old_cfg);
317 }
318
319 void arch_free_chip_data(struct irq_desc *old_desc, struct irq_desc *desc)
320 {
321         struct irq_cfg *old_cfg, *cfg;
322
323         old_cfg = old_desc->chip_data;
324         cfg = desc->chip_data;
325
326         if (old_cfg == cfg)
327                 return;
328
329         if (old_cfg) {
330                 free_irq_2_pin(old_cfg, cfg);
331                 free_irq_cfg(old_cfg);
332                 old_desc->chip_data = NULL;
333         }
334 }
335 /* end for move_irq_desc */
336
337 #else
338 struct irq_cfg *irq_cfg(unsigned int irq)
339 {
340         return irq < nr_irqs ? irq_cfgx + irq : NULL;
341 }
342
343 #endif
344
345 struct io_apic {
346         unsigned int index;
347         unsigned int unused[3];
348         unsigned int data;
349         unsigned int unused2[11];
350         unsigned int eoi;
351 };
352
353 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
354 {
355         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
356                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
357 }
358
359 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
360 {
361         struct io_apic __iomem *io_apic = io_apic_base(apic);
362         writel(vector, &io_apic->eoi);
363 }
364
365 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
366 {
367         struct io_apic __iomem *io_apic = io_apic_base(apic);
368         writel(reg, &io_apic->index);
369         return readl(&io_apic->data);
370 }
371
372 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
373 {
374         struct io_apic __iomem *io_apic = io_apic_base(apic);
375         writel(reg, &io_apic->index);
376         writel(value, &io_apic->data);
377 }
378
379 /*
380  * Re-write a value: to be used for read-modify-write
381  * cycles where the read already set up the index register.
382  *
383  * Older SiS APIC requires we rewrite the index register
384  */
385 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
386 {
387         struct io_apic __iomem *io_apic = io_apic_base(apic);
388
389         if (sis_apic_bug)
390                 writel(reg, &io_apic->index);
391         writel(value, &io_apic->data);
392 }
393
394 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
395 {
396         struct irq_pin_list *entry;
397         unsigned long flags;
398
399         raw_spin_lock_irqsave(&ioapic_lock, flags);
400         for_each_irq_pin(entry, cfg->irq_2_pin) {
401                 unsigned int reg;
402                 int pin;
403
404                 pin = entry->pin;
405                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
406                 /* Is the remote IRR bit set? */
407                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
408                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
409                         return true;
410                 }
411         }
412         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
413
414         return false;
415 }
416
417 union entry_union {
418         struct { u32 w1, w2; };
419         struct IO_APIC_route_entry entry;
420 };
421
422 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
423 {
424         union entry_union eu;
425         unsigned long flags;
426         raw_spin_lock_irqsave(&ioapic_lock, flags);
427         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
428         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
429         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
430         return eu.entry;
431 }
432
433 /*
434  * When we write a new IO APIC routing entry, we need to write the high
435  * word first! If the mask bit in the low word is clear, we will enable
436  * the interrupt, and we need to make sure the entry is fully populated
437  * before that happens.
438  */
439 static void
440 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
441 {
442         union entry_union eu = {{0, 0}};
443
444         eu.entry = e;
445         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
446         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
447 }
448
449 void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
450 {
451         unsigned long flags;
452         raw_spin_lock_irqsave(&ioapic_lock, flags);
453         __ioapic_write_entry(apic, pin, e);
454         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
455 }
456
457 /*
458  * When we mask an IO APIC routing entry, we need to write the low
459  * word first, in order to set the mask bit before we change the
460  * high bits!
461  */
462 static void ioapic_mask_entry(int apic, int pin)
463 {
464         unsigned long flags;
465         union entry_union eu = { .entry.mask = 1 };
466
467         raw_spin_lock_irqsave(&ioapic_lock, flags);
468         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
469         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
470         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
471 }
472
473 /*
474  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
475  * shared ISA-space IRQs, so we have to support them. We are super
476  * fast in the common case, and fast for shared ISA-space IRQs.
477  */
478 static int
479 add_pin_to_irq_node_nopanic(struct irq_cfg *cfg, int node, int apic, int pin)
480 {
481         struct irq_pin_list **last, *entry;
482
483         /* don't allow duplicates */
484         last = &cfg->irq_2_pin;
485         for_each_irq_pin(entry, cfg->irq_2_pin) {
486                 if (entry->apic == apic && entry->pin == pin)
487                         return 0;
488                 last = &entry->next;
489         }
490
491         entry = get_one_free_irq_2_pin(node);
492         if (!entry) {
493                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
494                                 node, apic, pin);
495                 return -ENOMEM;
496         }
497         entry->apic = apic;
498         entry->pin = pin;
499
500         *last = entry;
501         return 0;
502 }
503
504 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
505 {
506         if (add_pin_to_irq_node_nopanic(cfg, node, apic, pin))
507                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
508 }
509
510 /*
511  * Reroute an IRQ to a different pin.
512  */
513 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
514                                            int oldapic, int oldpin,
515                                            int newapic, int newpin)
516 {
517         struct irq_pin_list *entry;
518
519         for_each_irq_pin(entry, cfg->irq_2_pin) {
520                 if (entry->apic == oldapic && entry->pin == oldpin) {
521                         entry->apic = newapic;
522                         entry->pin = newpin;
523                         /* every one is different, right? */
524                         return;
525                 }
526         }
527
528         /* old apic/pin didn't exist, so just add new ones */
529         add_pin_to_irq_node(cfg, node, newapic, newpin);
530 }
531
532 static void __io_apic_modify_irq(struct irq_pin_list *entry,
533                                  int mask_and, int mask_or,
534                                  void (*final)(struct irq_pin_list *entry))
535 {
536         unsigned int reg, pin;
537
538         pin = entry->pin;
539         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
540         reg &= mask_and;
541         reg |= mask_or;
542         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
543         if (final)
544                 final(entry);
545 }
546
547 static void io_apic_modify_irq(struct irq_cfg *cfg,
548                                int mask_and, int mask_or,
549                                void (*final)(struct irq_pin_list *entry))
550 {
551         struct irq_pin_list *entry;
552
553         for_each_irq_pin(entry, cfg->irq_2_pin)
554                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
555 }
556
557 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
558 {
559         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
560                              IO_APIC_REDIR_MASKED, NULL);
561 }
562
563 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
564 {
565         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
566                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
567 }
568
569 static void __unmask_IO_APIC_irq(struct irq_cfg *cfg)
570 {
571         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
572 }
573
574 static void io_apic_sync(struct irq_pin_list *entry)
575 {
576         /*
577          * Synchronize the IO-APIC and the CPU by doing
578          * a dummy read from the IO-APIC
579          */
580         struct io_apic __iomem *io_apic;
581         io_apic = io_apic_base(entry->apic);
582         readl(&io_apic->data);
583 }
584
585 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
586 {
587         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
588 }
589
590 static void mask_IO_APIC_irq_desc(struct irq_desc *desc)
591 {
592         struct irq_cfg *cfg = desc->chip_data;
593         unsigned long flags;
594
595         BUG_ON(!cfg);
596
597         raw_spin_lock_irqsave(&ioapic_lock, flags);
598         __mask_IO_APIC_irq(cfg);
599         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
600 }
601
602 static void unmask_IO_APIC_irq_desc(struct irq_desc *desc)
603 {
604         struct irq_cfg *cfg = desc->chip_data;
605         unsigned long flags;
606
607         raw_spin_lock_irqsave(&ioapic_lock, flags);
608         __unmask_IO_APIC_irq(cfg);
609         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
610 }
611
612 static void mask_IO_APIC_irq(unsigned int irq)
613 {
614         struct irq_desc *desc = irq_to_desc(irq);
615
616         mask_IO_APIC_irq_desc(desc);
617 }
618 static void unmask_IO_APIC_irq(unsigned int irq)
619 {
620         struct irq_desc *desc = irq_to_desc(irq);
621
622         unmask_IO_APIC_irq_desc(desc);
623 }
624
625 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
626 {
627         struct IO_APIC_route_entry entry;
628
629         /* Check delivery_mode to be sure we're not clearing an SMI pin */
630         entry = ioapic_read_entry(apic, pin);
631         if (entry.delivery_mode == dest_SMI)
632                 return;
633         /*
634          * Disable it in the IO-APIC irq-routing table:
635          */
636         ioapic_mask_entry(apic, pin);
637 }
638
639 static void clear_IO_APIC (void)
640 {
641         int apic, pin;
642
643         for (apic = 0; apic < nr_ioapics; apic++)
644                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
645                         clear_IO_APIC_pin(apic, pin);
646 }
647
648 #ifdef CONFIG_X86_32
649 /*
650  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
651  * specific CPU-side IRQs.
652  */
653
654 #define MAX_PIRQS 8
655 static int pirq_entries[MAX_PIRQS] = {
656         [0 ... MAX_PIRQS - 1] = -1
657 };
658
659 static int __init ioapic_pirq_setup(char *str)
660 {
661         int i, max;
662         int ints[MAX_PIRQS+1];
663
664         get_options(str, ARRAY_SIZE(ints), ints);
665
666         apic_printk(APIC_VERBOSE, KERN_INFO
667                         "PIRQ redirection, working around broken MP-BIOS.\n");
668         max = MAX_PIRQS;
669         if (ints[0] < MAX_PIRQS)
670                 max = ints[0];
671
672         for (i = 0; i < max; i++) {
673                 apic_printk(APIC_VERBOSE, KERN_DEBUG
674                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
675                 /*
676                  * PIRQs are mapped upside down, usually.
677                  */
678                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
679         }
680         return 1;
681 }
682
683 __setup("pirq=", ioapic_pirq_setup);
684 #endif /* CONFIG_X86_32 */
685
686 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
687 {
688         int apic;
689         struct IO_APIC_route_entry **ioapic_entries;
690
691         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
692                                 GFP_ATOMIC);
693         if (!ioapic_entries)
694                 return 0;
695
696         for (apic = 0; apic < nr_ioapics; apic++) {
697                 ioapic_entries[apic] =
698                         kzalloc(sizeof(struct IO_APIC_route_entry) *
699                                 nr_ioapic_registers[apic], GFP_ATOMIC);
700                 if (!ioapic_entries[apic])
701                         goto nomem;
702         }
703
704         return ioapic_entries;
705
706 nomem:
707         while (--apic >= 0)
708                 kfree(ioapic_entries[apic]);
709         kfree(ioapic_entries);
710
711         return 0;
712 }
713
714 /*
715  * Saves all the IO-APIC RTE's
716  */
717 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
718 {
719         int apic, pin;
720
721         if (!ioapic_entries)
722                 return -ENOMEM;
723
724         for (apic = 0; apic < nr_ioapics; apic++) {
725                 if (!ioapic_entries[apic])
726                         return -ENOMEM;
727
728                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
729                         ioapic_entries[apic][pin] =
730                                 ioapic_read_entry(apic, pin);
731         }
732
733         return 0;
734 }
735
736 /*
737  * Mask all IO APIC entries.
738  */
739 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
740 {
741         int apic, pin;
742
743         if (!ioapic_entries)
744                 return;
745
746         for (apic = 0; apic < nr_ioapics; apic++) {
747                 if (!ioapic_entries[apic])
748                         break;
749
750                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
751                         struct IO_APIC_route_entry entry;
752
753                         entry = ioapic_entries[apic][pin];
754                         if (!entry.mask) {
755                                 entry.mask = 1;
756                                 ioapic_write_entry(apic, pin, entry);
757                         }
758                 }
759         }
760 }
761
762 /*
763  * Restore IO APIC entries which was saved in ioapic_entries.
764  */
765 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
766 {
767         int apic, pin;
768
769         if (!ioapic_entries)
770                 return -ENOMEM;
771
772         for (apic = 0; apic < nr_ioapics; apic++) {
773                 if (!ioapic_entries[apic])
774                         return -ENOMEM;
775
776                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
777                         ioapic_write_entry(apic, pin,
778                                         ioapic_entries[apic][pin]);
779         }
780         return 0;
781 }
782
783 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
784 {
785         int apic;
786
787         for (apic = 0; apic < nr_ioapics; apic++)
788                 kfree(ioapic_entries[apic]);
789
790         kfree(ioapic_entries);
791 }
792
793 /*
794  * Find the IRQ entry number of a certain pin.
795  */
796 static int find_irq_entry(int apic, int pin, int type)
797 {
798         int i;
799
800         for (i = 0; i < mp_irq_entries; i++)
801                 if (mp_irqs[i].irqtype == type &&
802                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
803                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
804                     mp_irqs[i].dstirq == pin)
805                         return i;
806
807         return -1;
808 }
809
810 /*
811  * Find the pin to which IRQ[irq] (ISA) is connected
812  */
813 static int __init find_isa_irq_pin(int irq, int type)
814 {
815         int i;
816
817         for (i = 0; i < mp_irq_entries; i++) {
818                 int lbus = mp_irqs[i].srcbus;
819
820                 if (test_bit(lbus, mp_bus_not_pci) &&
821                     (mp_irqs[i].irqtype == type) &&
822                     (mp_irqs[i].srcbusirq == irq))
823
824                         return mp_irqs[i].dstirq;
825         }
826         return -1;
827 }
828
829 static int __init find_isa_irq_apic(int irq, int type)
830 {
831         int i;
832
833         for (i = 0; i < mp_irq_entries; i++) {
834                 int lbus = mp_irqs[i].srcbus;
835
836                 if (test_bit(lbus, mp_bus_not_pci) &&
837                     (mp_irqs[i].irqtype == type) &&
838                     (mp_irqs[i].srcbusirq == irq))
839                         break;
840         }
841         if (i < mp_irq_entries) {
842                 int apic;
843                 for(apic = 0; apic < nr_ioapics; apic++) {
844                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
845                                 return apic;
846                 }
847         }
848
849         return -1;
850 }
851
852 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
853 /*
854  * EISA Edge/Level control register, ELCR
855  */
856 static int EISA_ELCR(unsigned int irq)
857 {
858         if (irq < legacy_pic->nr_legacy_irqs) {
859                 unsigned int port = 0x4d0 + (irq >> 3);
860                 return (inb(port) >> (irq & 7)) & 1;
861         }
862         apic_printk(APIC_VERBOSE, KERN_INFO
863                         "Broken MPtable reports ISA irq %d\n", irq);
864         return 0;
865 }
866
867 #endif
868
869 /* ISA interrupts are always polarity zero edge triggered,
870  * when listed as conforming in the MP table. */
871
872 #define default_ISA_trigger(idx)        (0)
873 #define default_ISA_polarity(idx)       (0)
874
875 /* EISA interrupts are always polarity zero and can be edge or level
876  * trigger depending on the ELCR value.  If an interrupt is listed as
877  * EISA conforming in the MP table, that means its trigger type must
878  * be read in from the ELCR */
879
880 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
881 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
882
883 /* PCI interrupts are always polarity one level triggered,
884  * when listed as conforming in the MP table. */
885
886 #define default_PCI_trigger(idx)        (1)
887 #define default_PCI_polarity(idx)       (1)
888
889 /* MCA interrupts are always polarity zero level triggered,
890  * when listed as conforming in the MP table. */
891
892 #define default_MCA_trigger(idx)        (1)
893 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
894
895 static int MPBIOS_polarity(int idx)
896 {
897         int bus = mp_irqs[idx].srcbus;
898         int polarity;
899
900         /*
901          * Determine IRQ line polarity (high active or low active):
902          */
903         switch (mp_irqs[idx].irqflag & 3)
904         {
905                 case 0: /* conforms, ie. bus-type dependent polarity */
906                         if (test_bit(bus, mp_bus_not_pci))
907                                 polarity = default_ISA_polarity(idx);
908                         else
909                                 polarity = default_PCI_polarity(idx);
910                         break;
911                 case 1: /* high active */
912                 {
913                         polarity = 0;
914                         break;
915                 }
916                 case 2: /* reserved */
917                 {
918                         printk(KERN_WARNING "broken BIOS!!\n");
919                         polarity = 1;
920                         break;
921                 }
922                 case 3: /* low active */
923                 {
924                         polarity = 1;
925                         break;
926                 }
927                 default: /* invalid */
928                 {
929                         printk(KERN_WARNING "broken BIOS!!\n");
930                         polarity = 1;
931                         break;
932                 }
933         }
934         return polarity;
935 }
936
937 static int MPBIOS_trigger(int idx)
938 {
939         int bus = mp_irqs[idx].srcbus;
940         int trigger;
941
942         /*
943          * Determine IRQ trigger mode (edge or level sensitive):
944          */
945         switch ((mp_irqs[idx].irqflag>>2) & 3)
946         {
947                 case 0: /* conforms, ie. bus-type dependent */
948                         if (test_bit(bus, mp_bus_not_pci))
949                                 trigger = default_ISA_trigger(idx);
950                         else
951                                 trigger = default_PCI_trigger(idx);
952 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
953                         switch (mp_bus_id_to_type[bus]) {
954                                 case MP_BUS_ISA: /* ISA pin */
955                                 {
956                                         /* set before the switch */
957                                         break;
958                                 }
959                                 case MP_BUS_EISA: /* EISA pin */
960                                 {
961                                         trigger = default_EISA_trigger(idx);
962                                         break;
963                                 }
964                                 case MP_BUS_PCI: /* PCI pin */
965                                 {
966                                         /* set before the switch */
967                                         break;
968                                 }
969                                 case MP_BUS_MCA: /* MCA pin */
970                                 {
971                                         trigger = default_MCA_trigger(idx);
972                                         break;
973                                 }
974                                 default:
975                                 {
976                                         printk(KERN_WARNING "broken BIOS!!\n");
977                                         trigger = 1;
978                                         break;
979                                 }
980                         }
981 #endif
982                         break;
983                 case 1: /* edge */
984                 {
985                         trigger = 0;
986                         break;
987                 }
988                 case 2: /* reserved */
989                 {
990                         printk(KERN_WARNING "broken BIOS!!\n");
991                         trigger = 1;
992                         break;
993                 }
994                 case 3: /* level */
995                 {
996                         trigger = 1;
997                         break;
998                 }
999                 default: /* invalid */
1000                 {
1001                         printk(KERN_WARNING "broken BIOS!!\n");
1002                         trigger = 0;
1003                         break;
1004                 }
1005         }
1006         return trigger;
1007 }
1008
1009 static inline int irq_polarity(int idx)
1010 {
1011         return MPBIOS_polarity(idx);
1012 }
1013
1014 static inline int irq_trigger(int idx)
1015 {
1016         return MPBIOS_trigger(idx);
1017 }
1018
1019 static int pin_2_irq(int idx, int apic, int pin)
1020 {
1021         int irq;
1022         int bus = mp_irqs[idx].srcbus;
1023
1024         /*
1025          * Debugging check, we are in big trouble if this message pops up!
1026          */
1027         if (mp_irqs[idx].dstirq != pin)
1028                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
1029
1030         if (test_bit(bus, mp_bus_not_pci)) {
1031                 irq = mp_irqs[idx].srcbusirq;
1032         } else {
1033                 u32 gsi = mp_gsi_routing[apic].gsi_base + pin;
1034
1035                 if (gsi >= NR_IRQS_LEGACY)
1036                         irq = gsi;
1037                 else
1038                         irq = gsi_top + gsi;
1039         }
1040
1041 #ifdef CONFIG_X86_32
1042         /*
1043          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1044          */
1045         if ((pin >= 16) && (pin <= 23)) {
1046                 if (pirq_entries[pin-16] != -1) {
1047                         if (!pirq_entries[pin-16]) {
1048                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1049                                                 "disabling PIRQ%d\n", pin-16);
1050                         } else {
1051                                 irq = pirq_entries[pin-16];
1052                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1053                                                 "using PIRQ%d -> IRQ %d\n",
1054                                                 pin-16, irq);
1055                         }
1056                 }
1057         }
1058 #endif
1059
1060         return irq;
1061 }
1062
1063 /*
1064  * Find a specific PCI IRQ entry.
1065  * Not an __init, possibly needed by modules
1066  */
1067 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
1068                                 struct io_apic_irq_attr *irq_attr)
1069 {
1070         int apic, i, best_guess = -1;
1071
1072         apic_printk(APIC_DEBUG,
1073                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1074                     bus, slot, pin);
1075         if (test_bit(bus, mp_bus_not_pci)) {
1076                 apic_printk(APIC_VERBOSE,
1077                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1078                 return -1;
1079         }
1080         for (i = 0; i < mp_irq_entries; i++) {
1081                 int lbus = mp_irqs[i].srcbus;
1082
1083                 for (apic = 0; apic < nr_ioapics; apic++)
1084                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
1085                             mp_irqs[i].dstapic == MP_APIC_ALL)
1086                                 break;
1087
1088                 if (!test_bit(lbus, mp_bus_not_pci) &&
1089                     !mp_irqs[i].irqtype &&
1090                     (bus == lbus) &&
1091                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
1092                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
1093
1094                         if (!(apic || IO_APIC_IRQ(irq)))
1095                                 continue;
1096
1097                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1098                                 set_io_apic_irq_attr(irq_attr, apic,
1099                                                      mp_irqs[i].dstirq,
1100                                                      irq_trigger(i),
1101                                                      irq_polarity(i));
1102                                 return irq;
1103                         }
1104                         /*
1105                          * Use the first all-but-pin matching entry as a
1106                          * best-guess fuzzy result for broken mptables.
1107                          */
1108                         if (best_guess < 0) {
1109                                 set_io_apic_irq_attr(irq_attr, apic,
1110                                                      mp_irqs[i].dstirq,
1111                                                      irq_trigger(i),
1112                                                      irq_polarity(i));
1113                                 best_guess = irq;
1114                         }
1115                 }
1116         }
1117         return best_guess;
1118 }
1119 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1120
1121 void lock_vector_lock(void)
1122 {
1123         /* Used to the online set of cpus does not change
1124          * during assign_irq_vector.
1125          */
1126         raw_spin_lock(&vector_lock);
1127 }
1128
1129 void unlock_vector_lock(void)
1130 {
1131         raw_spin_unlock(&vector_lock);
1132 }
1133
1134 static int
1135 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1136 {
1137         /*
1138          * NOTE! The local APIC isn't very good at handling
1139          * multiple interrupts at the same interrupt level.
1140          * As the interrupt level is determined by taking the
1141          * vector number and shifting that right by 4, we
1142          * want to spread these out a bit so that they don't
1143          * all fall in the same interrupt level.
1144          *
1145          * Also, we've got to be careful not to trash gate
1146          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1147          */
1148         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1149         static int current_offset = VECTOR_OFFSET_START % 8;
1150         unsigned int old_vector;
1151         int cpu, err;
1152         cpumask_var_t tmp_mask;
1153
1154         if (cfg->move_in_progress)
1155                 return -EBUSY;
1156
1157         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1158                 return -ENOMEM;
1159
1160         old_vector = cfg->vector;
1161         if (old_vector) {
1162                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1163                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1164                 if (!cpumask_empty(tmp_mask)) {
1165                         free_cpumask_var(tmp_mask);
1166                         return 0;
1167                 }
1168         }
1169
1170         /* Only try and allocate irqs on cpus that are present */
1171         err = -ENOSPC;
1172         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1173                 int new_cpu;
1174                 int vector, offset;
1175
1176                 apic->vector_allocation_domain(cpu, tmp_mask);
1177
1178                 vector = current_vector;
1179                 offset = current_offset;
1180 next:
1181                 vector += 8;
1182                 if (vector >= first_system_vector) {
1183                         /* If out of vectors on large boxen, must share them. */
1184                         offset = (offset + 1) % 8;
1185                         vector = FIRST_EXTERNAL_VECTOR + offset;
1186                 }
1187                 if (unlikely(current_vector == vector))
1188                         continue;
1189
1190                 if (test_bit(vector, used_vectors))
1191                         goto next;
1192
1193                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1194                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1195                                 goto next;
1196                 /* Found one! */
1197                 current_vector = vector;
1198                 current_offset = offset;
1199                 if (old_vector) {
1200                         cfg->move_in_progress = 1;
1201                         cpumask_copy(cfg->old_domain, cfg->domain);
1202                 }
1203                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1204                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1205                 cfg->vector = vector;
1206                 cpumask_copy(cfg->domain, tmp_mask);
1207                 err = 0;
1208                 break;
1209         }
1210         free_cpumask_var(tmp_mask);
1211         return err;
1212 }
1213
1214 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1215 {
1216         int err;
1217         unsigned long flags;
1218
1219         raw_spin_lock_irqsave(&vector_lock, flags);
1220         err = __assign_irq_vector(irq, cfg, mask);
1221         raw_spin_unlock_irqrestore(&vector_lock, flags);
1222         return err;
1223 }
1224
1225 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1226 {
1227         int cpu, vector;
1228
1229         BUG_ON(!cfg->vector);
1230
1231         vector = cfg->vector;
1232         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1233                 per_cpu(vector_irq, cpu)[vector] = -1;
1234
1235         cfg->vector = 0;
1236         cpumask_clear(cfg->domain);
1237
1238         if (likely(!cfg->move_in_progress))
1239                 return;
1240         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1241                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1242                                                                 vector++) {
1243                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1244                                 continue;
1245                         per_cpu(vector_irq, cpu)[vector] = -1;
1246                         break;
1247                 }
1248         }
1249         cfg->move_in_progress = 0;
1250 }
1251
1252 void __setup_vector_irq(int cpu)
1253 {
1254         /* Initialize vector_irq on a new cpu */
1255         int irq, vector;
1256         struct irq_cfg *cfg;
1257         struct irq_desc *desc;
1258
1259         /*
1260          * vector_lock will make sure that we don't run into irq vector
1261          * assignments that might be happening on another cpu in parallel,
1262          * while we setup our initial vector to irq mappings.
1263          */
1264         raw_spin_lock(&vector_lock);
1265         /* Mark the inuse vectors */
1266         for_each_irq_desc(irq, desc) {
1267                 cfg = desc->chip_data;
1268
1269                 /*
1270                  * If it is a legacy IRQ handled by the legacy PIC, this cpu
1271                  * will be part of the irq_cfg's domain.
1272                  */
1273                 if (irq < legacy_pic->nr_legacy_irqs && !IO_APIC_IRQ(irq))
1274                         cpumask_set_cpu(cpu, cfg->domain);
1275
1276                 if (!cpumask_test_cpu(cpu, cfg->domain))
1277                         continue;
1278                 vector = cfg->vector;
1279                 per_cpu(vector_irq, cpu)[vector] = irq;
1280         }
1281         /* Mark the free vectors */
1282         for (vector = 0; vector < NR_VECTORS; ++vector) {
1283                 irq = per_cpu(vector_irq, cpu)[vector];
1284                 if (irq < 0)
1285                         continue;
1286
1287                 cfg = irq_cfg(irq);
1288                 if (!cpumask_test_cpu(cpu, cfg->domain))
1289                         per_cpu(vector_irq, cpu)[vector] = -1;
1290         }
1291         raw_spin_unlock(&vector_lock);
1292 }
1293
1294 static struct irq_chip ioapic_chip;
1295 static struct irq_chip ir_ioapic_chip;
1296
1297 #define IOAPIC_AUTO     -1
1298 #define IOAPIC_EDGE     0
1299 #define IOAPIC_LEVEL    1
1300
1301 #ifdef CONFIG_X86_32
1302 static inline int IO_APIC_irq_trigger(int irq)
1303 {
1304         int apic, idx, pin;
1305
1306         for (apic = 0; apic < nr_ioapics; apic++) {
1307                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1308                         idx = find_irq_entry(apic, pin, mp_INT);
1309                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1310                                 return irq_trigger(idx);
1311                 }
1312         }
1313         /*
1314          * nonexistent IRQs are edge default
1315          */
1316         return 0;
1317 }
1318 #else
1319 static inline int IO_APIC_irq_trigger(int irq)
1320 {
1321         return 1;
1322 }
1323 #endif
1324
1325 static void ioapic_register_intr(int irq, struct irq_desc *desc, unsigned long trigger)
1326 {
1327
1328         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1329             trigger == IOAPIC_LEVEL)
1330                 desc->status |= IRQ_LEVEL;
1331         else
1332                 desc->status &= ~IRQ_LEVEL;
1333
1334         if (irq_remapped(irq)) {
1335                 desc->status |= IRQ_MOVE_PCNTXT;
1336                 if (trigger)
1337                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1338                                                       handle_fasteoi_irq,
1339                                                      "fasteoi");
1340                 else
1341                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1342                                                       handle_edge_irq, "edge");
1343                 return;
1344         }
1345
1346         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1347             trigger == IOAPIC_LEVEL)
1348                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1349                                               handle_fasteoi_irq,
1350                                               "fasteoi");
1351         else
1352                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1353                                               handle_edge_irq, "edge");
1354 }
1355
1356 int setup_ioapic_entry(int apic_id, int irq,
1357                        struct IO_APIC_route_entry *entry,
1358                        unsigned int destination, int trigger,
1359                        int polarity, int vector, int pin)
1360 {
1361         /*
1362          * add it to the IO-APIC irq-routing table:
1363          */
1364         memset(entry,0,sizeof(*entry));
1365
1366         if (intr_remapping_enabled) {
1367                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1368                 struct irte irte;
1369                 struct IR_IO_APIC_route_entry *ir_entry =
1370                         (struct IR_IO_APIC_route_entry *) entry;
1371                 int index;
1372
1373                 if (!iommu)
1374                         panic("No mapping iommu for ioapic %d\n", apic_id);
1375
1376                 index = alloc_irte(iommu, irq, 1);
1377                 if (index < 0)
1378                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1379
1380                 prepare_irte(&irte, vector, destination);
1381
1382                 /* Set source-id of interrupt request */
1383                 set_ioapic_sid(&irte, apic_id);
1384
1385                 modify_irte(irq, &irte);
1386
1387                 ir_entry->index2 = (index >> 15) & 0x1;
1388                 ir_entry->zero = 0;
1389                 ir_entry->format = 1;
1390                 ir_entry->index = (index & 0x7fff);
1391                 /*
1392                  * IO-APIC RTE will be configured with virtual vector.
1393                  * irq handler will do the explicit EOI to the io-apic.
1394                  */
1395                 ir_entry->vector = pin;
1396         } else {
1397                 entry->delivery_mode = apic->irq_delivery_mode;
1398                 entry->dest_mode = apic->irq_dest_mode;
1399                 entry->dest = destination;
1400                 entry->vector = vector;
1401         }
1402
1403         entry->mask = 0;                                /* enable IRQ */
1404         entry->trigger = trigger;
1405         entry->polarity = polarity;
1406
1407         /* Mask level triggered irqs.
1408          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1409          */
1410         if (trigger)
1411                 entry->mask = 1;
1412         return 0;
1413 }
1414
1415 static void setup_IO_APIC_irq(int apic_id, int pin, unsigned int irq, struct irq_desc *desc,
1416                               int trigger, int polarity)
1417 {
1418         struct irq_cfg *cfg;
1419         struct IO_APIC_route_entry entry;
1420         unsigned int dest;
1421
1422         if (!IO_APIC_IRQ(irq))
1423                 return;
1424
1425         cfg = desc->chip_data;
1426
1427         /*
1428          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1429          * controllers like 8259. Now that IO-APIC can handle this irq, update
1430          * the cfg->domain.
1431          */
1432         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1433                 apic->vector_allocation_domain(0, cfg->domain);
1434
1435         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1436                 return;
1437
1438         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1439
1440         apic_printk(APIC_VERBOSE,KERN_DEBUG
1441                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1442                     "IRQ %d Mode:%i Active:%i)\n",
1443                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1444                     irq, trigger, polarity);
1445
1446
1447         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1448                                dest, trigger, polarity, cfg->vector, pin)) {
1449                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1450                        mp_ioapics[apic_id].apicid, pin);
1451                 __clear_irq_vector(irq, cfg);
1452                 return;
1453         }
1454
1455         ioapic_register_intr(irq, desc, trigger);
1456         if (irq < legacy_pic->nr_legacy_irqs)
1457                 legacy_pic->chip->mask(irq);
1458
1459         ioapic_write_entry(apic_id, pin, entry);
1460 }
1461
1462 static struct {
1463         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1464 } mp_ioapic_routing[MAX_IO_APICS];
1465
1466 static void __init setup_IO_APIC_irqs(void)
1467 {
1468         int apic_id, pin, idx, irq;
1469         int notcon = 0;
1470         struct irq_desc *desc;
1471         struct irq_cfg *cfg;
1472         int node = cpu_to_node(boot_cpu_id);
1473
1474         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1475
1476         for (apic_id = 0; apic_id < nr_ioapics; apic_id++)
1477         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1478                 idx = find_irq_entry(apic_id, pin, mp_INT);
1479                 if (idx == -1) {
1480                         if (!notcon) {
1481                                 notcon = 1;
1482                                 apic_printk(APIC_VERBOSE,
1483                                         KERN_DEBUG " %d-%d",
1484                                         mp_ioapics[apic_id].apicid, pin);
1485                         } else
1486                                 apic_printk(APIC_VERBOSE, " %d-%d",
1487                                         mp_ioapics[apic_id].apicid, pin);
1488                         continue;
1489                 }
1490                 if (notcon) {
1491                         apic_printk(APIC_VERBOSE,
1492                                 " (apicid-pin) not connected\n");
1493                         notcon = 0;
1494                 }
1495
1496                 irq = pin_2_irq(idx, apic_id, pin);
1497
1498                 if ((apic_id > 0) && (irq > 16))
1499                         continue;
1500
1501                 /*
1502                  * Skip the timer IRQ if there's a quirk handler
1503                  * installed and if it returns 1:
1504                  */
1505                 if (apic->multi_timer_check &&
1506                                 apic->multi_timer_check(apic_id, irq))
1507                         continue;
1508
1509                 desc = irq_to_desc_alloc_node(irq, node);
1510                 if (!desc) {
1511                         printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1512                         continue;
1513                 }
1514                 cfg = desc->chip_data;
1515                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1516                 /*
1517                  * don't mark it in pin_programmed, so later acpi could
1518                  * set it correctly when irq < 16
1519                  */
1520                 setup_IO_APIC_irq(apic_id, pin, irq, desc,
1521                                 irq_trigger(idx), irq_polarity(idx));
1522         }
1523
1524         if (notcon)
1525                 apic_printk(APIC_VERBOSE,
1526                         " (apicid-pin) not connected\n");
1527 }
1528
1529 /*
1530  * for the gsit that is not in first ioapic
1531  * but could not use acpi_register_gsi()
1532  * like some special sci in IBM x3330
1533  */
1534 void setup_IO_APIC_irq_extra(u32 gsi)
1535 {
1536         int apic_id = 0, pin, idx, irq;
1537         int node = cpu_to_node(boot_cpu_id);
1538         struct irq_desc *desc;
1539         struct irq_cfg *cfg;
1540
1541         /*
1542          * Convert 'gsi' to 'ioapic.pin'.
1543          */
1544         apic_id = mp_find_ioapic(gsi);
1545         if (apic_id < 0)
1546                 return;
1547
1548         pin = mp_find_ioapic_pin(apic_id, gsi);
1549         idx = find_irq_entry(apic_id, pin, mp_INT);
1550         if (idx == -1)
1551                 return;
1552
1553         irq = pin_2_irq(idx, apic_id, pin);
1554 #ifdef CONFIG_SPARSE_IRQ
1555         desc = irq_to_desc(irq);
1556         if (desc)
1557                 return;
1558 #endif
1559         desc = irq_to_desc_alloc_node(irq, node);
1560         if (!desc) {
1561                 printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1562                 return;
1563         }
1564
1565         cfg = desc->chip_data;
1566         add_pin_to_irq_node(cfg, node, apic_id, pin);
1567
1568         if (test_bit(pin, mp_ioapic_routing[apic_id].pin_programmed)) {
1569                 pr_debug("Pin %d-%d already programmed\n",
1570                          mp_ioapics[apic_id].apicid, pin);
1571                 return;
1572         }
1573         set_bit(pin, mp_ioapic_routing[apic_id].pin_programmed);
1574
1575         setup_IO_APIC_irq(apic_id, pin, irq, desc,
1576                         irq_trigger(idx), irq_polarity(idx));
1577 }
1578
1579 /*
1580  * Set up the timer pin, possibly with the 8259A-master behind.
1581  */
1582 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1583                                         int vector)
1584 {
1585         struct IO_APIC_route_entry entry;
1586
1587         if (intr_remapping_enabled)
1588                 return;
1589
1590         memset(&entry, 0, sizeof(entry));
1591
1592         /*
1593          * We use logical delivery to get the timer IRQ
1594          * to the first CPU.
1595          */
1596         entry.dest_mode = apic->irq_dest_mode;
1597         entry.mask = 0;                 /* don't mask IRQ for edge */
1598         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1599         entry.delivery_mode = apic->irq_delivery_mode;
1600         entry.polarity = 0;
1601         entry.trigger = 0;
1602         entry.vector = vector;
1603
1604         /*
1605          * The timer IRQ doesn't have to know that behind the
1606          * scene we may have a 8259A-master in AEOI mode ...
1607          */
1608         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1609
1610         /*
1611          * Add it to the IO-APIC irq-routing table:
1612          */
1613         ioapic_write_entry(apic_id, pin, entry);
1614 }
1615
1616
1617 __apicdebuginit(void) print_IO_APIC(void)
1618 {
1619         int apic, i;
1620         union IO_APIC_reg_00 reg_00;
1621         union IO_APIC_reg_01 reg_01;
1622         union IO_APIC_reg_02 reg_02;
1623         union IO_APIC_reg_03 reg_03;
1624         unsigned long flags;
1625         struct irq_cfg *cfg;
1626         struct irq_desc *desc;
1627         unsigned int irq;
1628
1629         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1630         for (i = 0; i < nr_ioapics; i++)
1631                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1632                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1633
1634         /*
1635          * We are a bit conservative about what we expect.  We have to
1636          * know about every hardware change ASAP.
1637          */
1638         printk(KERN_INFO "testing the IO APIC.......................\n");
1639
1640         for (apic = 0; apic < nr_ioapics; apic++) {
1641
1642         raw_spin_lock_irqsave(&ioapic_lock, flags);
1643         reg_00.raw = io_apic_read(apic, 0);
1644         reg_01.raw = io_apic_read(apic, 1);
1645         if (reg_01.bits.version >= 0x10)
1646                 reg_02.raw = io_apic_read(apic, 2);
1647         if (reg_01.bits.version >= 0x20)
1648                 reg_03.raw = io_apic_read(apic, 3);
1649         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1650
1651         printk("\n");
1652         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1653         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1654         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1655         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1656         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1657
1658         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1659         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1660
1661         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1662         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1663
1664         /*
1665          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1666          * but the value of reg_02 is read as the previous read register
1667          * value, so ignore it if reg_02 == reg_01.
1668          */
1669         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1670                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1671                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1672         }
1673
1674         /*
1675          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1676          * or reg_03, but the value of reg_0[23] is read as the previous read
1677          * register value, so ignore it if reg_03 == reg_0[12].
1678          */
1679         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1680             reg_03.raw != reg_01.raw) {
1681                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1682                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1683         }
1684
1685         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1686
1687         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1688                           " Stat Dmod Deli Vect:\n");
1689
1690         for (i = 0; i <= reg_01.bits.entries; i++) {
1691                 struct IO_APIC_route_entry entry;
1692
1693                 entry = ioapic_read_entry(apic, i);
1694
1695                 printk(KERN_DEBUG " %02x %03X ",
1696                         i,
1697                         entry.dest
1698                 );
1699
1700                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1701                         entry.mask,
1702                         entry.trigger,
1703                         entry.irr,
1704                         entry.polarity,
1705                         entry.delivery_status,
1706                         entry.dest_mode,
1707                         entry.delivery_mode,
1708                         entry.vector
1709                 );
1710         }
1711         }
1712         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1713         for_each_irq_desc(irq, desc) {
1714                 struct irq_pin_list *entry;
1715
1716                 cfg = desc->chip_data;
1717                 if (!cfg)
1718                         continue;
1719                 entry = cfg->irq_2_pin;
1720                 if (!entry)
1721                         continue;
1722                 printk(KERN_DEBUG "IRQ%d ", irq);
1723                 for_each_irq_pin(entry, cfg->irq_2_pin)
1724                         printk("-> %d:%d", entry->apic, entry->pin);
1725                 printk("\n");
1726         }
1727
1728         printk(KERN_INFO ".................................... done.\n");
1729
1730         return;
1731 }
1732
1733 __apicdebuginit(void) print_APIC_field(int base)
1734 {
1735         int i;
1736
1737         printk(KERN_DEBUG);
1738
1739         for (i = 0; i < 8; i++)
1740                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1741
1742         printk(KERN_CONT "\n");
1743 }
1744
1745 __apicdebuginit(void) print_local_APIC(void *dummy)
1746 {
1747         unsigned int i, v, ver, maxlvt;
1748         u64 icr;
1749
1750         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1751                 smp_processor_id(), hard_smp_processor_id());
1752         v = apic_read(APIC_ID);
1753         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1754         v = apic_read(APIC_LVR);
1755         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1756         ver = GET_APIC_VERSION(v);
1757         maxlvt = lapic_get_maxlvt();
1758
1759         v = apic_read(APIC_TASKPRI);
1760         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1761
1762         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1763                 if (!APIC_XAPIC(ver)) {
1764                         v = apic_read(APIC_ARBPRI);
1765                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1766                                v & APIC_ARBPRI_MASK);
1767                 }
1768                 v = apic_read(APIC_PROCPRI);
1769                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1770         }
1771
1772         /*
1773          * Remote read supported only in the 82489DX and local APIC for
1774          * Pentium processors.
1775          */
1776         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1777                 v = apic_read(APIC_RRR);
1778                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1779         }
1780
1781         v = apic_read(APIC_LDR);
1782         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1783         if (!x2apic_enabled()) {
1784                 v = apic_read(APIC_DFR);
1785                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1786         }
1787         v = apic_read(APIC_SPIV);
1788         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1789
1790         printk(KERN_DEBUG "... APIC ISR field:\n");
1791         print_APIC_field(APIC_ISR);
1792         printk(KERN_DEBUG "... APIC TMR field:\n");
1793         print_APIC_field(APIC_TMR);
1794         printk(KERN_DEBUG "... APIC IRR field:\n");
1795         print_APIC_field(APIC_IRR);
1796
1797         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1798                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1799                         apic_write(APIC_ESR, 0);
1800
1801                 v = apic_read(APIC_ESR);
1802                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1803         }
1804
1805         icr = apic_icr_read();
1806         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1807         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1808
1809         v = apic_read(APIC_LVTT);
1810         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1811
1812         if (maxlvt > 3) {                       /* PC is LVT#4. */
1813                 v = apic_read(APIC_LVTPC);
1814                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1815         }
1816         v = apic_read(APIC_LVT0);
1817         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1818         v = apic_read(APIC_LVT1);
1819         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1820
1821         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1822                 v = apic_read(APIC_LVTERR);
1823                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1824         }
1825
1826         v = apic_read(APIC_TMICT);
1827         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1828         v = apic_read(APIC_TMCCT);
1829         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1830         v = apic_read(APIC_TDCR);
1831         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1832
1833         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1834                 v = apic_read(APIC_EFEAT);
1835                 maxlvt = (v >> 16) & 0xff;
1836                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1837                 v = apic_read(APIC_ECTRL);
1838                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1839                 for (i = 0; i < maxlvt; i++) {
1840                         v = apic_read(APIC_EILVTn(i));
1841                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1842                 }
1843         }
1844         printk("\n");
1845 }
1846
1847 __apicdebuginit(void) print_local_APICs(int maxcpu)
1848 {
1849         int cpu;
1850
1851         if (!maxcpu)
1852                 return;
1853
1854         preempt_disable();
1855         for_each_online_cpu(cpu) {
1856                 if (cpu >= maxcpu)
1857                         break;
1858                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1859         }
1860         preempt_enable();
1861 }
1862
1863 __apicdebuginit(void) print_PIC(void)
1864 {
1865         unsigned int v;
1866         unsigned long flags;
1867
1868         if (!legacy_pic->nr_legacy_irqs)
1869                 return;
1870
1871         printk(KERN_DEBUG "\nprinting PIC contents\n");
1872
1873         raw_spin_lock_irqsave(&i8259A_lock, flags);
1874
1875         v = inb(0xa1) << 8 | inb(0x21);
1876         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1877
1878         v = inb(0xa0) << 8 | inb(0x20);
1879         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1880
1881         outb(0x0b,0xa0);
1882         outb(0x0b,0x20);
1883         v = inb(0xa0) << 8 | inb(0x20);
1884         outb(0x0a,0xa0);
1885         outb(0x0a,0x20);
1886
1887         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1888
1889         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1890
1891         v = inb(0x4d1) << 8 | inb(0x4d0);
1892         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1893 }
1894
1895 static int __initdata show_lapic = 1;
1896 static __init int setup_show_lapic(char *arg)
1897 {
1898         int num = -1;
1899
1900         if (strcmp(arg, "all") == 0) {
1901                 show_lapic = CONFIG_NR_CPUS;
1902         } else {
1903                 get_option(&arg, &num);
1904                 if (num >= 0)
1905                         show_lapic = num;
1906         }
1907
1908         return 1;
1909 }
1910 __setup("show_lapic=", setup_show_lapic);
1911
1912 __apicdebuginit(int) print_ICs(void)
1913 {
1914         if (apic_verbosity == APIC_QUIET)
1915                 return 0;
1916
1917         print_PIC();
1918
1919         /* don't print out if apic is not there */
1920         if (!cpu_has_apic && !apic_from_smp_config())
1921                 return 0;
1922
1923         print_local_APICs(show_lapic);
1924         print_IO_APIC();
1925
1926         return 0;
1927 }
1928
1929 fs_initcall(print_ICs);
1930
1931
1932 /* Where if anywhere is the i8259 connect in external int mode */
1933 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1934
1935 void __init enable_IO_APIC(void)
1936 {
1937         int i8259_apic, i8259_pin;
1938         int apic;
1939
1940         if (!legacy_pic->nr_legacy_irqs)
1941                 return;
1942
1943         for(apic = 0; apic < nr_ioapics; apic++) {
1944                 int pin;
1945                 /* See if any of the pins is in ExtINT mode */
1946                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1947                         struct IO_APIC_route_entry entry;
1948                         entry = ioapic_read_entry(apic, pin);
1949
1950                         /* If the interrupt line is enabled and in ExtInt mode
1951                          * I have found the pin where the i8259 is connected.
1952                          */
1953                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1954                                 ioapic_i8259.apic = apic;
1955                                 ioapic_i8259.pin  = pin;
1956                                 goto found_i8259;
1957                         }
1958                 }
1959         }
1960  found_i8259:
1961         /* Look to see what if the MP table has reported the ExtINT */
1962         /* If we could not find the appropriate pin by looking at the ioapic
1963          * the i8259 probably is not connected the ioapic but give the
1964          * mptable a chance anyway.
1965          */
1966         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1967         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1968         /* Trust the MP table if nothing is setup in the hardware */
1969         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1970                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1971                 ioapic_i8259.pin  = i8259_pin;
1972                 ioapic_i8259.apic = i8259_apic;
1973         }
1974         /* Complain if the MP table and the hardware disagree */
1975         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1976                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1977         {
1978                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1979         }
1980
1981         /*
1982          * Do not trust the IO-APIC being empty at bootup
1983          */
1984         clear_IO_APIC();
1985 }
1986
1987 /*
1988  * Not an __init, needed by the reboot code
1989  */
1990 void disable_IO_APIC(void)
1991 {
1992         /*
1993          * Clear the IO-APIC before rebooting:
1994          */
1995         clear_IO_APIC();
1996
1997         if (!legacy_pic->nr_legacy_irqs)
1998                 return;
1999
2000         /*
2001          * If the i8259 is routed through an IOAPIC
2002          * Put that IOAPIC in virtual wire mode
2003          * so legacy interrupts can be delivered.
2004          *
2005          * With interrupt-remapping, for now we will use virtual wire A mode,
2006          * as virtual wire B is little complex (need to configure both
2007          * IOAPIC RTE aswell as interrupt-remapping table entry).
2008          * As this gets called during crash dump, keep this simple for now.
2009          */
2010         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
2011                 struct IO_APIC_route_entry entry;
2012
2013                 memset(&entry, 0, sizeof(entry));
2014                 entry.mask            = 0; /* Enabled */
2015                 entry.trigger         = 0; /* Edge */
2016                 entry.irr             = 0;
2017                 entry.polarity        = 0; /* High */
2018                 entry.delivery_status = 0;
2019                 entry.dest_mode       = 0; /* Physical */
2020                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
2021                 entry.vector          = 0;
2022                 entry.dest            = read_apic_id();
2023
2024                 /*
2025                  * Add it to the IO-APIC irq-routing table:
2026                  */
2027                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2028         }
2029
2030         /*
2031          * Use virtual wire A mode when interrupt remapping is enabled.
2032          */
2033         if (cpu_has_apic || apic_from_smp_config())
2034                 disconnect_bsp_APIC(!intr_remapping_enabled &&
2035                                 ioapic_i8259.pin != -1);
2036 }
2037
2038 #ifdef CONFIG_X86_32
2039 /*
2040  * function to set the IO-APIC physical IDs based on the
2041  * values stored in the MPC table.
2042  *
2043  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2044  */
2045
2046 void __init setup_ioapic_ids_from_mpc(void)
2047 {
2048         union IO_APIC_reg_00 reg_00;
2049         physid_mask_t phys_id_present_map;
2050         int apic_id;
2051         int i;
2052         unsigned char old_id;
2053         unsigned long flags;
2054
2055         if (acpi_ioapic)
2056                 return;
2057         /*
2058          * Don't check I/O APIC IDs for xAPIC systems.  They have
2059          * no meaning without the serial APIC bus.
2060          */
2061         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2062                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2063                 return;
2064         /*
2065          * This is broken; anything with a real cpu count has to
2066          * circumvent this idiocy regardless.
2067          */
2068         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
2069
2070         /*
2071          * Set the IOAPIC ID to the value stored in the MPC table.
2072          */
2073         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
2074
2075                 /* Read the register 0 value */
2076                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2077                 reg_00.raw = io_apic_read(apic_id, 0);
2078                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2079
2080                 old_id = mp_ioapics[apic_id].apicid;
2081
2082                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
2083                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2084                                 apic_id, mp_ioapics[apic_id].apicid);
2085                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2086                                 reg_00.bits.ID);
2087                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
2088                 }
2089
2090                 /*
2091                  * Sanity check, is the ID really free? Every APIC in a
2092                  * system must have a unique ID or we get lots of nice
2093                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2094                  */
2095                 if (apic->check_apicid_used(&phys_id_present_map,
2096                                         mp_ioapics[apic_id].apicid)) {
2097                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2098                                 apic_id, mp_ioapics[apic_id].apicid);
2099                         for (i = 0; i < get_physical_broadcast(); i++)
2100                                 if (!physid_isset(i, phys_id_present_map))
2101                                         break;
2102                         if (i >= get_physical_broadcast())
2103                                 panic("Max APIC ID exceeded!\n");
2104                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2105                                 i);
2106                         physid_set(i, phys_id_present_map);
2107                         mp_ioapics[apic_id].apicid = i;
2108                 } else {
2109                         physid_mask_t tmp;
2110                         apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid, &tmp);
2111                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2112                                         "phys_id_present_map\n",
2113                                         mp_ioapics[apic_id].apicid);
2114                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2115                 }
2116
2117
2118                 /*
2119                  * We need to adjust the IRQ routing table
2120                  * if the ID changed.
2121                  */
2122                 if (old_id != mp_ioapics[apic_id].apicid)
2123                         for (i = 0; i < mp_irq_entries; i++)
2124                                 if (mp_irqs[i].dstapic == old_id)
2125                                         mp_irqs[i].dstapic
2126                                                 = mp_ioapics[apic_id].apicid;
2127
2128                 /*
2129                  * Read the right value from the MPC table and
2130                  * write it into the ID register.
2131                  */
2132                 apic_printk(APIC_VERBOSE, KERN_INFO
2133                         "...changing IO-APIC physical APIC ID to %d ...",
2134                         mp_ioapics[apic_id].apicid);
2135
2136                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2137                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2138                 io_apic_write(apic_id, 0, reg_00.raw);
2139                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2140
2141                 /*
2142                  * Sanity check
2143                  */
2144                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2145                 reg_00.raw = io_apic_read(apic_id, 0);
2146                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2147                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2148                         printk("could not set ID!\n");
2149                 else
2150                         apic_printk(APIC_VERBOSE, " ok.\n");
2151         }
2152 }
2153 #endif
2154
2155 int no_timer_check __initdata;
2156
2157 static int __init notimercheck(char *s)
2158 {
2159         no_timer_check = 1;
2160         return 1;
2161 }
2162 __setup("no_timer_check", notimercheck);
2163
2164 /*
2165  * There is a nasty bug in some older SMP boards, their mptable lies
2166  * about the timer IRQ. We do the following to work around the situation:
2167  *
2168  *      - timer IRQ defaults to IO-APIC IRQ
2169  *      - if this function detects that timer IRQs are defunct, then we fall
2170  *        back to ISA timer IRQs
2171  */
2172 static int __init timer_irq_works(void)
2173 {
2174         unsigned long t1 = jiffies;
2175         unsigned long flags;
2176
2177         if (no_timer_check)
2178                 return 1;
2179
2180         local_save_flags(flags);
2181         local_irq_enable();
2182         /* Let ten ticks pass... */
2183         mdelay((10 * 1000) / HZ);
2184         local_irq_restore(flags);
2185
2186         /*
2187          * Expect a few ticks at least, to be sure some possible
2188          * glue logic does not lock up after one or two first
2189          * ticks in a non-ExtINT mode.  Also the local APIC
2190          * might have cached one ExtINT interrupt.  Finally, at
2191          * least one tick may be lost due to delays.
2192          */
2193
2194         /* jiffies wrap? */
2195         if (time_after(jiffies, t1 + 4))
2196                 return 1;
2197         return 0;
2198 }
2199
2200 /*
2201  * In the SMP+IOAPIC case it might happen that there are an unspecified
2202  * number of pending IRQ events unhandled. These cases are very rare,
2203  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2204  * better to do it this way as thus we do not have to be aware of
2205  * 'pending' interrupts in the IRQ path, except at this point.
2206  */
2207 /*
2208  * Edge triggered needs to resend any interrupt
2209  * that was delayed but this is now handled in the device
2210  * independent code.
2211  */
2212
2213 /*
2214  * Starting up a edge-triggered IO-APIC interrupt is
2215  * nasty - we need to make sure that we get the edge.
2216  * If it is already asserted for some reason, we need
2217  * return 1 to indicate that is was pending.
2218  *
2219  * This is not complete - we should be able to fake
2220  * an edge even if it isn't on the 8259A...
2221  */
2222
2223 static unsigned int startup_ioapic_irq(unsigned int irq)
2224 {
2225         int was_pending = 0;
2226         unsigned long flags;
2227         struct irq_cfg *cfg;
2228
2229         raw_spin_lock_irqsave(&ioapic_lock, flags);
2230         if (irq < legacy_pic->nr_legacy_irqs) {
2231                 legacy_pic->chip->mask(irq);
2232                 if (legacy_pic->irq_pending(irq))
2233                         was_pending = 1;
2234         }
2235         cfg = irq_cfg(irq);
2236         __unmask_IO_APIC_irq(cfg);
2237         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2238
2239         return was_pending;
2240 }
2241
2242 static int ioapic_retrigger_irq(unsigned int irq)
2243 {
2244
2245         struct irq_cfg *cfg = irq_cfg(irq);
2246         unsigned long flags;
2247
2248         raw_spin_lock_irqsave(&vector_lock, flags);
2249         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2250         raw_spin_unlock_irqrestore(&vector_lock, flags);
2251
2252         return 1;
2253 }
2254
2255 /*
2256  * Level and edge triggered IO-APIC interrupts need different handling,
2257  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2258  * handled with the level-triggered descriptor, but that one has slightly
2259  * more overhead. Level-triggered interrupts cannot be handled with the
2260  * edge-triggered handler, without risking IRQ storms and other ugly
2261  * races.
2262  */
2263
2264 #ifdef CONFIG_SMP
2265 void send_cleanup_vector(struct irq_cfg *cfg)
2266 {
2267         cpumask_var_t cleanup_mask;
2268
2269         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2270                 unsigned int i;
2271                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2272                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2273         } else {
2274                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2275                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2276                 free_cpumask_var(cleanup_mask);
2277         }
2278         cfg->move_in_progress = 0;
2279 }
2280
2281 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2282 {
2283         int apic, pin;
2284         struct irq_pin_list *entry;
2285         u8 vector = cfg->vector;
2286
2287         for_each_irq_pin(entry, cfg->irq_2_pin) {
2288                 unsigned int reg;
2289
2290                 apic = entry->apic;
2291                 pin = entry->pin;
2292                 /*
2293                  * With interrupt-remapping, destination information comes
2294                  * from interrupt-remapping table entry.
2295                  */
2296                 if (!irq_remapped(irq))
2297                         io_apic_write(apic, 0x11 + pin*2, dest);
2298                 reg = io_apic_read(apic, 0x10 + pin*2);
2299                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2300                 reg |= vector;
2301                 io_apic_modify(apic, 0x10 + pin*2, reg);
2302         }
2303 }
2304
2305 /*
2306  * Either sets desc->affinity to a valid value, and returns
2307  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2308  * leaves desc->affinity untouched.
2309  */
2310 unsigned int
2311 set_desc_affinity(struct irq_desc *desc, const struct cpumask *mask,
2312                   unsigned int *dest_id)
2313 {
2314         struct irq_cfg *cfg;
2315         unsigned int irq;
2316
2317         if (!cpumask_intersects(mask, cpu_online_mask))
2318                 return -1;
2319
2320         irq = desc->irq;
2321         cfg = desc->chip_data;
2322         if (assign_irq_vector(irq, cfg, mask))
2323                 return -1;
2324
2325         cpumask_copy(desc->affinity, mask);
2326
2327         *dest_id = apic->cpu_mask_to_apicid_and(desc->affinity, cfg->domain);
2328         return 0;
2329 }
2330
2331 static int
2332 set_ioapic_affinity_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2333 {
2334         struct irq_cfg *cfg;
2335         unsigned long flags;
2336         unsigned int dest;
2337         unsigned int irq;
2338         int ret = -1;
2339
2340         irq = desc->irq;
2341         cfg = desc->chip_data;
2342
2343         raw_spin_lock_irqsave(&ioapic_lock, flags);
2344         ret = set_desc_affinity(desc, mask, &dest);
2345         if (!ret) {
2346                 /* Only the high 8 bits are valid. */
2347                 dest = SET_APIC_LOGICAL_ID(dest);
2348                 __target_IO_APIC_irq(irq, dest, cfg);
2349         }
2350         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2351
2352         return ret;
2353 }
2354
2355 static int
2356 set_ioapic_affinity_irq(unsigned int irq, const struct cpumask *mask)
2357 {
2358         struct irq_desc *desc;
2359
2360         desc = irq_to_desc(irq);
2361
2362         return set_ioapic_affinity_irq_desc(desc, mask);
2363 }
2364
2365 #ifdef CONFIG_INTR_REMAP
2366
2367 /*
2368  * Migrate the IO-APIC irq in the presence of intr-remapping.
2369  *
2370  * For both level and edge triggered, irq migration is a simple atomic
2371  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2372  *
2373  * For level triggered, we eliminate the io-apic RTE modification (with the
2374  * updated vector information), by using a virtual vector (io-apic pin number).
2375  * Real vector that is used for interrupting cpu will be coming from
2376  * the interrupt-remapping table entry.
2377  */
2378 static int
2379 migrate_ioapic_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2380 {
2381         struct irq_cfg *cfg;
2382         struct irte irte;
2383         unsigned int dest;
2384         unsigned int irq;
2385         int ret = -1;
2386
2387         if (!cpumask_intersects(mask, cpu_online_mask))
2388                 return ret;
2389
2390         irq = desc->irq;
2391         if (get_irte(irq, &irte))
2392                 return ret;
2393
2394         cfg = desc->chip_data;
2395         if (assign_irq_vector(irq, cfg, mask))
2396                 return ret;
2397
2398         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2399
2400         irte.vector = cfg->vector;
2401         irte.dest_id = IRTE_DEST(dest);
2402
2403         /*
2404          * Modified the IRTE and flushes the Interrupt entry cache.
2405          */
2406         modify_irte(irq, &irte);
2407
2408         if (cfg->move_in_progress)
2409                 send_cleanup_vector(cfg);
2410
2411         cpumask_copy(desc->affinity, mask);
2412
2413         return 0;
2414 }
2415
2416 /*
2417  * Migrates the IRQ destination in the process context.
2418  */
2419 static int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2420                                             const struct cpumask *mask)
2421 {
2422         return migrate_ioapic_irq_desc(desc, mask);
2423 }
2424 static int set_ir_ioapic_affinity_irq(unsigned int irq,
2425                                        const struct cpumask *mask)
2426 {
2427         struct irq_desc *desc = irq_to_desc(irq);
2428
2429         return set_ir_ioapic_affinity_irq_desc(desc, mask);
2430 }
2431 #else
2432 static inline int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2433                                                    const struct cpumask *mask)
2434 {
2435         return 0;
2436 }
2437 #endif
2438
2439 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2440 {
2441         unsigned vector, me;
2442
2443         ack_APIC_irq();
2444         exit_idle();
2445         irq_enter();
2446
2447         me = smp_processor_id();
2448         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2449                 unsigned int irq;
2450                 unsigned int irr;
2451                 struct irq_desc *desc;
2452                 struct irq_cfg *cfg;
2453                 irq = __get_cpu_var(vector_irq)[vector];
2454
2455                 if (irq == -1)
2456                         continue;
2457
2458                 desc = irq_to_desc(irq);
2459                 if (!desc)
2460                         continue;
2461
2462                 cfg = irq_cfg(irq);
2463                 raw_spin_lock(&desc->lock);
2464
2465                 /*
2466                  * Check if the irq migration is in progress. If so, we
2467                  * haven't received the cleanup request yet for this irq.
2468                  */
2469                 if (cfg->move_in_progress)
2470                         goto unlock;
2471
2472                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2473                         goto unlock;
2474
2475                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2476                 /*
2477                  * Check if the vector that needs to be cleanedup is
2478                  * registered at the cpu's IRR. If so, then this is not
2479                  * the best time to clean it up. Lets clean it up in the
2480                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2481                  * to myself.
2482                  */
2483                 if (irr  & (1 << (vector % 32))) {
2484                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2485                         goto unlock;
2486                 }
2487                 __get_cpu_var(vector_irq)[vector] = -1;
2488 unlock:
2489                 raw_spin_unlock(&desc->lock);
2490         }
2491
2492         irq_exit();
2493 }
2494
2495 static void __irq_complete_move(struct irq_desc **descp, unsigned vector)
2496 {
2497         struct irq_desc *desc = *descp;
2498         struct irq_cfg *cfg = desc->chip_data;
2499         unsigned me;
2500
2501         if (likely(!cfg->move_in_progress))
2502                 return;
2503
2504         me = smp_processor_id();
2505
2506         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2507                 send_cleanup_vector(cfg);
2508 }
2509
2510 static void irq_complete_move(struct irq_desc **descp)
2511 {
2512         __irq_complete_move(descp, ~get_irq_regs()->orig_ax);
2513 }
2514
2515 void irq_force_complete_move(int irq)
2516 {
2517         struct irq_desc *desc = irq_to_desc(irq);
2518         struct irq_cfg *cfg = desc->chip_data;
2519
2520         if (!cfg)
2521                 return;
2522
2523         __irq_complete_move(&desc, cfg->vector);
2524 }
2525 #else
2526 static inline void irq_complete_move(struct irq_desc **descp) {}
2527 #endif
2528
2529 static void ack_apic_edge(unsigned int irq)
2530 {
2531         struct irq_desc *desc = irq_to_desc(irq);
2532
2533         irq_complete_move(&desc);
2534         move_native_irq(irq);
2535         ack_APIC_irq();
2536 }
2537
2538 atomic_t irq_mis_count;
2539
2540 /*
2541  * IO-APIC versions below 0x20 don't support EOI register.
2542  * For the record, here is the information about various versions:
2543  *     0Xh     82489DX
2544  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2545  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2546  *     30h-FFh Reserved
2547  *
2548  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2549  * version as 0x2. This is an error with documentation and these ICH chips
2550  * use io-apic's of version 0x20.
2551  *
2552  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2553  * Otherwise, we simulate the EOI message manually by changing the trigger
2554  * mode to edge and then back to level, with RTE being masked during this.
2555 */
2556 static void __eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2557 {
2558         struct irq_pin_list *entry;
2559
2560         for_each_irq_pin(entry, cfg->irq_2_pin) {
2561                 if (mp_ioapics[entry->apic].apicver >= 0x20) {
2562                         /*
2563                          * Intr-remapping uses pin number as the virtual vector
2564                          * in the RTE. Actual vector is programmed in
2565                          * intr-remapping table entry. Hence for the io-apic
2566                          * EOI we use the pin number.
2567                          */
2568                         if (irq_remapped(irq))
2569                                 io_apic_eoi(entry->apic, entry->pin);
2570                         else
2571                                 io_apic_eoi(entry->apic, cfg->vector);
2572                 } else {
2573                         __mask_and_edge_IO_APIC_irq(entry);
2574                         __unmask_and_level_IO_APIC_irq(entry);
2575                 }
2576         }
2577 }
2578
2579 static void eoi_ioapic_irq(struct irq_desc *desc)
2580 {
2581         struct irq_cfg *cfg;
2582         unsigned long flags;
2583         unsigned int irq;
2584
2585         irq = desc->irq;
2586         cfg = desc->chip_data;
2587
2588         raw_spin_lock_irqsave(&ioapic_lock, flags);
2589         __eoi_ioapic_irq(irq, cfg);
2590         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2591 }
2592
2593 static void ack_apic_level(unsigned int irq)
2594 {
2595         struct irq_desc *desc = irq_to_desc(irq);
2596         unsigned long v;
2597         int i;
2598         struct irq_cfg *cfg;
2599         int do_unmask_irq = 0;
2600
2601         irq_complete_move(&desc);
2602 #ifdef CONFIG_GENERIC_PENDING_IRQ
2603         /* If we are moving the irq we need to mask it */
2604         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2605                 do_unmask_irq = 1;
2606                 mask_IO_APIC_irq_desc(desc);
2607         }
2608 #endif
2609
2610         /*
2611          * It appears there is an erratum which affects at least version 0x11
2612          * of I/O APIC (that's the 82093AA and cores integrated into various
2613          * chipsets).  Under certain conditions a level-triggered interrupt is
2614          * erroneously delivered as edge-triggered one but the respective IRR
2615          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2616          * message but it will never arrive and further interrupts are blocked
2617          * from the source.  The exact reason is so far unknown, but the
2618          * phenomenon was observed when two consecutive interrupt requests
2619          * from a given source get delivered to the same CPU and the source is
2620          * temporarily disabled in between.
2621          *
2622          * A workaround is to simulate an EOI message manually.  We achieve it
2623          * by setting the trigger mode to edge and then to level when the edge
2624          * trigger mode gets detected in the TMR of a local APIC for a
2625          * level-triggered interrupt.  We mask the source for the time of the
2626          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2627          * The idea is from Manfred Spraul.  --macro
2628          *
2629          * Also in the case when cpu goes offline, fixup_irqs() will forward
2630          * any unhandled interrupt on the offlined cpu to the new cpu
2631          * destination that is handling the corresponding interrupt. This
2632          * interrupt forwarding is done via IPI's. Hence, in this case also
2633          * level-triggered io-apic interrupt will be seen as an edge
2634          * interrupt in the IRR. And we can't rely on the cpu's EOI
2635          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2636          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2637          * supporting EOI register, we do an explicit EOI to clear the
2638          * remote IRR and on IO-APIC's which don't have an EOI register,
2639          * we use the above logic (mask+edge followed by unmask+level) from
2640          * Manfred Spraul to clear the remote IRR.
2641          */
2642         cfg = desc->chip_data;
2643         i = cfg->vector;
2644         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2645
2646         /*
2647          * We must acknowledge the irq before we move it or the acknowledge will
2648          * not propagate properly.
2649          */
2650         ack_APIC_irq();
2651
2652         /*
2653          * Tail end of clearing remote IRR bit (either by delivering the EOI
2654          * message via io-apic EOI register write or simulating it using
2655          * mask+edge followed by unnask+level logic) manually when the
2656          * level triggered interrupt is seen as the edge triggered interrupt
2657          * at the cpu.
2658          */
2659         if (!(v & (1 << (i & 0x1f)))) {
2660                 atomic_inc(&irq_mis_count);
2661
2662                 eoi_ioapic_irq(desc);
2663         }
2664
2665         /* Now we can move and renable the irq */
2666         if (unlikely(do_unmask_irq)) {
2667                 /* Only migrate the irq if the ack has been received.
2668                  *
2669                  * On rare occasions the broadcast level triggered ack gets
2670                  * delayed going to ioapics, and if we reprogram the
2671                  * vector while Remote IRR is still set the irq will never
2672                  * fire again.
2673                  *
2674                  * To prevent this scenario we read the Remote IRR bit
2675                  * of the ioapic.  This has two effects.
2676                  * - On any sane system the read of the ioapic will
2677                  *   flush writes (and acks) going to the ioapic from
2678                  *   this cpu.
2679                  * - We get to see if the ACK has actually been delivered.
2680                  *
2681                  * Based on failed experiments of reprogramming the
2682                  * ioapic entry from outside of irq context starting
2683                  * with masking the ioapic entry and then polling until
2684                  * Remote IRR was clear before reprogramming the
2685                  * ioapic I don't trust the Remote IRR bit to be
2686                  * completey accurate.
2687                  *
2688                  * However there appears to be no other way to plug
2689                  * this race, so if the Remote IRR bit is not
2690                  * accurate and is causing problems then it is a hardware bug
2691                  * and you can go talk to the chipset vendor about it.
2692                  */
2693                 cfg = desc->chip_data;
2694                 if (!io_apic_level_ack_pending(cfg))
2695                         move_masked_irq(irq);
2696                 unmask_IO_APIC_irq_desc(desc);
2697         }
2698 }
2699
2700 #ifdef CONFIG_INTR_REMAP
2701 static void ir_ack_apic_edge(unsigned int irq)
2702 {
2703         ack_APIC_irq();
2704 }
2705
2706 static void ir_ack_apic_level(unsigned int irq)
2707 {
2708         struct irq_desc *desc = irq_to_desc(irq);
2709
2710         ack_APIC_irq();
2711         eoi_ioapic_irq(desc);
2712 }
2713 #endif /* CONFIG_INTR_REMAP */
2714
2715 static struct irq_chip ioapic_chip __read_mostly = {
2716         .name           = "IO-APIC",
2717         .startup        = startup_ioapic_irq,
2718         .mask           = mask_IO_APIC_irq,
2719         .unmask         = unmask_IO_APIC_irq,
2720         .ack            = ack_apic_edge,
2721         .eoi            = ack_apic_level,
2722 #ifdef CONFIG_SMP
2723         .set_affinity   = set_ioapic_affinity_irq,
2724 #endif
2725         .retrigger      = ioapic_retrigger_irq,
2726 };
2727
2728 static struct irq_chip ir_ioapic_chip __read_mostly = {
2729         .name           = "IR-IO-APIC",
2730         .startup        = startup_ioapic_irq,
2731         .mask           = mask_IO_APIC_irq,
2732         .unmask         = unmask_IO_APIC_irq,
2733 #ifdef CONFIG_INTR_REMAP
2734         .ack            = ir_ack_apic_edge,
2735         .eoi            = ir_ack_apic_level,
2736 #ifdef CONFIG_SMP
2737         .set_affinity   = set_ir_ioapic_affinity_irq,
2738 #endif
2739 #endif
2740         .retrigger      = ioapic_retrigger_irq,
2741 };
2742
2743 static inline void init_IO_APIC_traps(void)
2744 {
2745         int irq;
2746         struct irq_desc *desc;
2747         struct irq_cfg *cfg;
2748
2749         /*
2750          * NOTE! The local APIC isn't very good at handling
2751          * multiple interrupts at the same interrupt level.
2752          * As the interrupt level is determined by taking the
2753          * vector number and shifting that right by 4, we
2754          * want to spread these out a bit so that they don't
2755          * all fall in the same interrupt level.
2756          *
2757          * Also, we've got to be careful not to trash gate
2758          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2759          */
2760         for_each_irq_desc(irq, desc) {
2761                 cfg = desc->chip_data;
2762                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2763                         /*
2764                          * Hmm.. We don't have an entry for this,
2765                          * so default to an old-fashioned 8259
2766                          * interrupt if we can..
2767                          */
2768                         if (irq < legacy_pic->nr_legacy_irqs)
2769                                 legacy_pic->make_irq(irq);
2770                         else
2771                                 /* Strange. Oh, well.. */
2772                                 desc->chip = &no_irq_chip;
2773                 }
2774         }
2775 }
2776
2777 /*
2778  * The local APIC irq-chip implementation:
2779  */
2780
2781 static void mask_lapic_irq(unsigned int irq)
2782 {
2783         unsigned long v;
2784
2785         v = apic_read(APIC_LVT0);
2786         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2787 }
2788
2789 static void unmask_lapic_irq(unsigned int irq)
2790 {
2791         unsigned long v;
2792
2793         v = apic_read(APIC_LVT0);
2794         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2795 }
2796
2797 static void ack_lapic_irq(unsigned int irq)
2798 {
2799         ack_APIC_irq();
2800 }
2801
2802 static struct irq_chip lapic_chip __read_mostly = {
2803         .name           = "local-APIC",
2804         .mask           = mask_lapic_irq,
2805         .unmask         = unmask_lapic_irq,
2806         .ack            = ack_lapic_irq,
2807 };
2808
2809 static void lapic_register_intr(int irq, struct irq_desc *desc)
2810 {
2811         desc->status &= ~IRQ_LEVEL;
2812         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2813                                       "edge");
2814 }
2815
2816 static void __init setup_nmi(void)
2817 {
2818         /*
2819          * Dirty trick to enable the NMI watchdog ...
2820          * We put the 8259A master into AEOI mode and
2821          * unmask on all local APICs LVT0 as NMI.
2822          *
2823          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2824          * is from Maciej W. Rozycki - so we do not have to EOI from
2825          * the NMI handler or the timer interrupt.
2826          */
2827         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2828
2829         enable_NMI_through_LVT0();
2830
2831         apic_printk(APIC_VERBOSE, " done.\n");
2832 }
2833
2834 /*
2835  * This looks a bit hackish but it's about the only one way of sending
2836  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2837  * not support the ExtINT mode, unfortunately.  We need to send these
2838  * cycles as some i82489DX-based boards have glue logic that keeps the
2839  * 8259A interrupt line asserted until INTA.  --macro
2840  */
2841 static inline void __init unlock_ExtINT_logic(void)
2842 {
2843         int apic, pin, i;
2844         struct IO_APIC_route_entry entry0, entry1;
2845         unsigned char save_control, save_freq_select;
2846
2847         pin  = find_isa_irq_pin(8, mp_INT);
2848         if (pin == -1) {
2849                 WARN_ON_ONCE(1);
2850                 return;
2851         }
2852         apic = find_isa_irq_apic(8, mp_INT);
2853         if (apic == -1) {
2854                 WARN_ON_ONCE(1);
2855                 return;
2856         }
2857
2858         entry0 = ioapic_read_entry(apic, pin);
2859         clear_IO_APIC_pin(apic, pin);
2860
2861         memset(&entry1, 0, sizeof(entry1));
2862
2863         entry1.dest_mode = 0;                   /* physical delivery */
2864         entry1.mask = 0;                        /* unmask IRQ now */
2865         entry1.dest = hard_smp_processor_id();
2866         entry1.delivery_mode = dest_ExtINT;
2867         entry1.polarity = entry0.polarity;
2868         entry1.trigger = 0;
2869         entry1.vector = 0;
2870
2871         ioapic_write_entry(apic, pin, entry1);
2872
2873         save_control = CMOS_READ(RTC_CONTROL);
2874         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2875         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2876                    RTC_FREQ_SELECT);
2877         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2878
2879         i = 100;
2880         while (i-- > 0) {
2881                 mdelay(10);
2882                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2883                         i -= 10;
2884         }
2885
2886         CMOS_WRITE(save_control, RTC_CONTROL);
2887         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2888         clear_IO_APIC_pin(apic, pin);
2889
2890         ioapic_write_entry(apic, pin, entry0);
2891 }
2892
2893 static int disable_timer_pin_1 __initdata;
2894 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2895 static int __init disable_timer_pin_setup(char *arg)
2896 {
2897         disable_timer_pin_1 = 1;
2898         return 0;
2899 }
2900 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2901
2902 int timer_through_8259 __initdata;
2903
2904 /*
2905  * This code may look a bit paranoid, but it's supposed to cooperate with
2906  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2907  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2908  * fanatically on his truly buggy board.
2909  *
2910  * FIXME: really need to revamp this for all platforms.
2911  */
2912 static inline void __init check_timer(void)
2913 {
2914         struct irq_desc *desc = irq_to_desc(0);
2915         struct irq_cfg *cfg = desc->chip_data;
2916         int node = cpu_to_node(boot_cpu_id);
2917         int apic1, pin1, apic2, pin2;
2918         unsigned long flags;
2919         int no_pin1 = 0;
2920
2921         local_irq_save(flags);
2922
2923         /*
2924          * get/set the timer IRQ vector:
2925          */
2926         legacy_pic->chip->mask(0);
2927         assign_irq_vector(0, cfg, apic->target_cpus());
2928
2929         /*
2930          * As IRQ0 is to be enabled in the 8259A, the virtual
2931          * wire has to be disabled in the local APIC.  Also
2932          * timer interrupts need to be acknowledged manually in
2933          * the 8259A for the i82489DX when using the NMI
2934          * watchdog as that APIC treats NMIs as level-triggered.
2935          * The AEOI mode will finish them in the 8259A
2936          * automatically.
2937          */
2938         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2939         legacy_pic->init(1);
2940 #ifdef CONFIG_X86_32
2941         {
2942                 unsigned int ver;
2943
2944                 ver = apic_read(APIC_LVR);
2945                 ver = GET_APIC_VERSION(ver);
2946                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2947         }
2948 #endif
2949
2950         pin1  = find_isa_irq_pin(0, mp_INT);
2951         apic1 = find_isa_irq_apic(0, mp_INT);
2952         pin2  = ioapic_i8259.pin;
2953         apic2 = ioapic_i8259.apic;
2954
2955         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2956                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2957                     cfg->vector, apic1, pin1, apic2, pin2);
2958
2959         /*
2960          * Some BIOS writers are clueless and report the ExtINTA
2961          * I/O APIC input from the cascaded 8259A as the timer
2962          * interrupt input.  So just in case, if only one pin
2963          * was found above, try it both directly and through the
2964          * 8259A.
2965          */
2966         if (pin1 == -1) {
2967                 if (intr_remapping_enabled)
2968                         panic("BIOS bug: timer not connected to IO-APIC");
2969                 pin1 = pin2;
2970                 apic1 = apic2;
2971                 no_pin1 = 1;
2972         } else if (pin2 == -1) {
2973                 pin2 = pin1;
2974                 apic2 = apic1;
2975         }
2976
2977         if (pin1 != -1) {
2978                 /*
2979                  * Ok, does IRQ0 through the IOAPIC work?
2980                  */
2981                 if (no_pin1) {
2982                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2983                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2984                 } else {
2985                         /* for edge trigger, setup_IO_APIC_irq already
2986                          * leave it unmasked.
2987                          * so only need to unmask if it is level-trigger
2988                          * do we really have level trigger timer?
2989                          */
2990                         int idx;
2991                         idx = find_irq_entry(apic1, pin1, mp_INT);
2992                         if (idx != -1 && irq_trigger(idx))
2993                                 unmask_IO_APIC_irq_desc(desc);
2994                 }
2995                 if (timer_irq_works()) {
2996                         if (nmi_watchdog == NMI_IO_APIC) {
2997                                 setup_nmi();
2998                                 legacy_pic->chip->unmask(0);
2999                         }
3000                         if (disable_timer_pin_1 > 0)
3001                                 clear_IO_APIC_pin(0, pin1);
3002                         goto out;
3003                 }
3004                 if (intr_remapping_enabled)
3005                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
3006                 local_irq_disable();
3007                 clear_IO_APIC_pin(apic1, pin1);
3008                 if (!no_pin1)
3009                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
3010                                     "8254 timer not connected to IO-APIC\n");
3011
3012                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
3013                             "(IRQ0) through the 8259A ...\n");
3014                 apic_printk(APIC_QUIET, KERN_INFO
3015                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
3016                 /*
3017                  * legacy devices should be connected to IO APIC #0
3018                  */
3019                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
3020                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
3021                 legacy_pic->chip->unmask(0);
3022                 if (timer_irq_works()) {
3023                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
3024                         timer_through_8259 = 1;
3025                         if (nmi_watchdog == NMI_IO_APIC) {
3026                                 legacy_pic->chip->mask(0);
3027                                 setup_nmi();
3028                                 legacy_pic->chip->unmask(0);
3029                         }
3030                         goto out;
3031                 }
3032                 /*
3033                  * Cleanup, just in case ...
3034                  */
3035                 local_irq_disable();
3036                 legacy_pic->chip->mask(0);
3037                 clear_IO_APIC_pin(apic2, pin2);
3038                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
3039         }
3040
3041         if (nmi_watchdog == NMI_IO_APIC) {
3042                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
3043                             "through the IO-APIC - disabling NMI Watchdog!\n");
3044                 nmi_watchdog = NMI_NONE;
3045         }
3046 #ifdef CONFIG_X86_32
3047         timer_ack = 0;
3048 #endif
3049
3050         apic_printk(APIC_QUIET, KERN_INFO
3051                     "...trying to set up timer as Virtual Wire IRQ...\n");
3052
3053         lapic_register_intr(0, desc);
3054         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
3055         legacy_pic->chip->unmask(0);
3056
3057         if (timer_irq_works()) {
3058                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3059                 goto out;
3060         }
3061         local_irq_disable();
3062         legacy_pic->chip->mask(0);
3063         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
3064         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
3065
3066         apic_printk(APIC_QUIET, KERN_INFO
3067                     "...trying to set up timer as ExtINT IRQ...\n");
3068
3069         legacy_pic->init(0);
3070         legacy_pic->make_irq(0);
3071         apic_write(APIC_LVT0, APIC_DM_EXTINT);
3072
3073         unlock_ExtINT_logic();
3074
3075         if (timer_irq_works()) {
3076                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3077                 goto out;
3078         }
3079         local_irq_disable();
3080         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
3081         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
3082                 "report.  Then try booting with the 'noapic' option.\n");
3083 out:
3084         local_irq_restore(flags);
3085 }
3086
3087 /*
3088  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
3089  * to devices.  However there may be an I/O APIC pin available for
3090  * this interrupt regardless.  The pin may be left unconnected, but
3091  * typically it will be reused as an ExtINT cascade interrupt for
3092  * the master 8259A.  In the MPS case such a pin will normally be
3093  * reported as an ExtINT interrupt in the MP table.  With ACPI
3094  * there is no provision for ExtINT interrupts, and in the absence
3095  * of an override it would be treated as an ordinary ISA I/O APIC
3096  * interrupt, that is edge-triggered and unmasked by default.  We
3097  * used to do this, but it caused problems on some systems because
3098  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
3099  * the same ExtINT cascade interrupt to drive the local APIC of the
3100  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
3101  * the I/O APIC in all cases now.  No actual device should request
3102  * it anyway.  --macro
3103  */
3104 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
3105
3106 void __init setup_IO_APIC(void)
3107 {
3108
3109         /*
3110          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
3111          */
3112         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
3113
3114         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
3115         /*
3116          * Set up IO-APIC IRQ routing.
3117          */
3118         x86_init.mpparse.setup_ioapic_ids();
3119
3120         sync_Arb_IDs();
3121         setup_IO_APIC_irqs();
3122         init_IO_APIC_traps();
3123         if (legacy_pic->nr_legacy_irqs)
3124                 check_timer();
3125 }
3126
3127 /*
3128  *      Called after all the initialization is done. If we didnt find any
3129  *      APIC bugs then we can allow the modify fast path
3130  */
3131
3132 static int __init io_apic_bug_finalize(void)
3133 {
3134         if (sis_apic_bug == -1)
3135                 sis_apic_bug = 0;
3136         return 0;
3137 }
3138
3139 late_initcall(io_apic_bug_finalize);
3140
3141 struct sysfs_ioapic_data {
3142         struct sys_device dev;
3143         struct IO_APIC_route_entry entry[0];
3144 };
3145 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3146
3147 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3148 {
3149         struct IO_APIC_route_entry *entry;
3150         struct sysfs_ioapic_data *data;
3151         int i;
3152
3153         data = container_of(dev, struct sysfs_ioapic_data, dev);
3154         entry = data->entry;
3155         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3156                 *entry = ioapic_read_entry(dev->id, i);
3157
3158         return 0;
3159 }
3160
3161 static int ioapic_resume(struct sys_device *dev)
3162 {
3163         struct IO_APIC_route_entry *entry;
3164         struct sysfs_ioapic_data *data;
3165         unsigned long flags;
3166         union IO_APIC_reg_00 reg_00;
3167         int i;
3168
3169         data = container_of(dev, struct sysfs_ioapic_data, dev);
3170         entry = data->entry;
3171
3172         raw_spin_lock_irqsave(&ioapic_lock, flags);
3173         reg_00.raw = io_apic_read(dev->id, 0);
3174         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3175                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3176                 io_apic_write(dev->id, 0, reg_00.raw);
3177         }
3178         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3179         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3180                 ioapic_write_entry(dev->id, i, entry[i]);
3181
3182         return 0;
3183 }
3184
3185 static struct sysdev_class ioapic_sysdev_class = {
3186         .name = "ioapic",
3187         .suspend = ioapic_suspend,
3188         .resume = ioapic_resume,
3189 };
3190
3191 static int __init ioapic_init_sysfs(void)
3192 {
3193         struct sys_device * dev;
3194         int i, size, error;
3195
3196         error = sysdev_class_register(&ioapic_sysdev_class);
3197         if (error)
3198                 return error;
3199
3200         for (i = 0; i < nr_ioapics; i++ ) {
3201                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3202                         * sizeof(struct IO_APIC_route_entry);
3203                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3204                 if (!mp_ioapic_data[i]) {
3205                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3206                         continue;
3207                 }
3208                 dev = &mp_ioapic_data[i]->dev;
3209                 dev->id = i;
3210                 dev->cls = &ioapic_sysdev_class;
3211                 error = sysdev_register(dev);
3212                 if (error) {
3213                         kfree(mp_ioapic_data[i]);
3214                         mp_ioapic_data[i] = NULL;
3215                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3216                         continue;
3217                 }
3218         }
3219
3220         return 0;
3221 }
3222
3223 device_initcall(ioapic_init_sysfs);
3224
3225 /*
3226  * Dynamic irq allocate and deallocation
3227  */
3228 unsigned int create_irq_nr(unsigned int irq_want, int node)
3229 {
3230         /* Allocate an unused irq */
3231         unsigned int irq;
3232         unsigned int new;
3233         unsigned long flags;
3234         struct irq_cfg *cfg_new = NULL;
3235         struct irq_desc *desc_new = NULL;
3236
3237         irq = 0;
3238         if (irq_want < nr_irqs_gsi)
3239                 irq_want = nr_irqs_gsi;
3240
3241         raw_spin_lock_irqsave(&vector_lock, flags);
3242         for (new = irq_want; new < nr_irqs; new++) {
3243                 desc_new = irq_to_desc_alloc_node(new, node);
3244                 if (!desc_new) {
3245                         printk(KERN_INFO "can not get irq_desc for %d\n", new);
3246                         continue;
3247                 }
3248                 cfg_new = desc_new->chip_data;
3249
3250                 if (cfg_new->vector != 0)
3251                         continue;
3252
3253                 desc_new = move_irq_desc(desc_new, node);
3254                 cfg_new = desc_new->chip_data;
3255
3256                 if (__assign_irq_vector(new, cfg_new, apic->target_cpus()) == 0)
3257                         irq = new;
3258                 break;
3259         }
3260         raw_spin_unlock_irqrestore(&vector_lock, flags);
3261
3262         if (irq > 0)
3263                 dynamic_irq_init_keep_chip_data(irq);
3264
3265         return irq;
3266 }
3267
3268 int create_irq(void)
3269 {
3270         int node = cpu_to_node(boot_cpu_id);
3271         unsigned int irq_want;
3272         int irq;
3273
3274         irq_want = nr_irqs_gsi;
3275         irq = create_irq_nr(irq_want, node);
3276
3277         if (irq == 0)
3278                 irq = -1;
3279
3280         return irq;
3281 }
3282
3283 void destroy_irq(unsigned int irq)
3284 {
3285         unsigned long flags;
3286
3287         dynamic_irq_cleanup_keep_chip_data(irq);
3288
3289         free_irte(irq);
3290         raw_spin_lock_irqsave(&vector_lock, flags);
3291         __clear_irq_vector(irq, get_irq_chip_data(irq));
3292         raw_spin_unlock_irqrestore(&vector_lock, flags);
3293 }
3294
3295 /*
3296  * MSI message composition
3297  */
3298 #ifdef CONFIG_PCI_MSI
3299 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3300                            struct msi_msg *msg, u8 hpet_id)
3301 {
3302         struct irq_cfg *cfg;
3303         int err;
3304         unsigned dest;
3305
3306         if (disable_apic)
3307                 return -ENXIO;
3308
3309         cfg = irq_cfg(irq);