]> git.openfabrics.org - ~shefty/rdma-dev.git/blob - drivers/gpu/drm/i915/i915_reg.h
878fc766a12cc05f6b30c90d53d65a52c6023727
[~shefty/rdma-dev.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
29
30 /*
31  * The Bridge device's PCI config space has information about the
32  * fb aperture size and the amount of pre-reserved memory.
33  * This is all handled in the intel-gtt.ko module. i915.ko only
34  * cares about the vga bit for the vga rbiter.
35  */
36 #define INTEL_GMCH_CTRL         0x52
37 #define INTEL_GMCH_VGA_DISABLE  (1 << 1)
38
39 /* PCI config space */
40
41 #define HPLLCC  0xc0 /* 855 only */
42 #define   GC_CLOCK_CONTROL_MASK         (0xf << 0)
43 #define   GC_CLOCK_133_200              (0 << 0)
44 #define   GC_CLOCK_100_200              (1 << 0)
45 #define   GC_CLOCK_100_133              (2 << 0)
46 #define   GC_CLOCK_166_250              (3 << 0)
47 #define GCFGC2  0xda
48 #define GCFGC   0xf0 /* 915+ only */
49 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
50 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
51 #define   GC_DISPLAY_CLOCK_333_MHZ      (4 << 4)
52 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
53 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
54 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
55 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
56 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
57 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
58 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
59 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
60 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
61 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
62 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
63 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
64 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
65 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
66 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
67 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
68 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
69 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
70 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
71 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
72 #define LBB     0xf4
73
74 /* Graphics reset regs */
75 #define I965_GDRST 0xc0 /* PCI config register */
76 #define ILK_GDSR 0x2ca4 /* MCHBAR offset */
77 #define  GRDOM_FULL     (0<<2)
78 #define  GRDOM_RENDER   (1<<2)
79 #define  GRDOM_MEDIA    (3<<2)
80
81 /* VGA stuff */
82
83 #define VGA_ST01_MDA 0x3ba
84 #define VGA_ST01_CGA 0x3da
85
86 #define VGA_MSR_WRITE 0x3c2
87 #define VGA_MSR_READ 0x3cc
88 #define   VGA_MSR_MEM_EN (1<<1)
89 #define   VGA_MSR_CGA_MODE (1<<0)
90
91 #define VGA_SR_INDEX 0x3c4
92 #define VGA_SR_DATA 0x3c5
93
94 #define VGA_AR_INDEX 0x3c0
95 #define   VGA_AR_VID_EN (1<<5)
96 #define VGA_AR_DATA_WRITE 0x3c0
97 #define VGA_AR_DATA_READ 0x3c1
98
99 #define VGA_GR_INDEX 0x3ce
100 #define VGA_GR_DATA 0x3cf
101 /* GR05 */
102 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
103 #define     VGA_GR_MEM_READ_MODE_PLANE 1
104 /* GR06 */
105 #define   VGA_GR_MEM_MODE_MASK 0xc
106 #define   VGA_GR_MEM_MODE_SHIFT 2
107 #define   VGA_GR_MEM_A0000_AFFFF 0
108 #define   VGA_GR_MEM_A0000_BFFFF 1
109 #define   VGA_GR_MEM_B0000_B7FFF 2
110 #define   VGA_GR_MEM_B0000_BFFFF 3
111
112 #define VGA_DACMASK 0x3c6
113 #define VGA_DACRX 0x3c7
114 #define VGA_DACWX 0x3c8
115 #define VGA_DACDATA 0x3c9
116
117 #define VGA_CR_INDEX_MDA 0x3b4
118 #define VGA_CR_DATA_MDA 0x3b5
119 #define VGA_CR_INDEX_CGA 0x3d4
120 #define VGA_CR_DATA_CGA 0x3d5
121
122 /*
123  * Memory interface instructions used by the kernel
124  */
125 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
126
127 #define MI_NOOP                 MI_INSTR(0, 0)
128 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
129 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
130 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
131 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
132 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
133 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
134 #define MI_FLUSH                MI_INSTR(0x04, 0)
135 #define   MI_READ_FLUSH         (1 << 0)
136 #define   MI_EXE_FLUSH          (1 << 1)
137 #define   MI_NO_WRITE_FLUSH     (1 << 2)
138 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
139 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
140 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
141 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
142 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
143 #define MI_OVERLAY_FLIP         MI_INSTR(0x11,0)
144 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
145 #define   MI_OVERLAY_ON         (0x1<<21)
146 #define   MI_OVERLAY_OFF        (0x2<<21)
147 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
148 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
149 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
150 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
151 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
152 #define   MI_MM_SPACE_GTT               (1<<8)
153 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
154 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
155 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
156 #define   MI_RESTORE_INHIBIT            (1<<0)
157 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
158 #define   MI_MEM_VIRTUAL        (1 << 22) /* 965+ only */
159 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
160 #define   MI_STORE_DWORD_INDEX_SHIFT 2
161 #define MI_LOAD_REGISTER_IMM    MI_INSTR(0x22, 1)
162 #define MI_FLUSH_DW             MI_INSTR(0x26, 2) /* for GEN6 */
163 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
164 #define   MI_BATCH_NON_SECURE   (1)
165 #define   MI_BATCH_NON_SECURE_I965 (1<<8)
166 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
167 /*
168  * 3D instructions used by the kernel
169  */
170 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
171
172 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
173 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
174 #define   SC_UPDATE_SCISSOR       (0x1<<1)
175 #define   SC_ENABLE_MASK          (0x1<<0)
176 #define   SC_ENABLE               (0x1<<0)
177 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
178 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
179 #define   SCI_YMIN_MASK      (0xffff<<16)
180 #define   SCI_XMIN_MASK      (0xffff<<0)
181 #define   SCI_YMAX_MASK      (0xffff<<16)
182 #define   SCI_XMAX_MASK      (0xffff<<0)
183 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
184 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
185 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
186 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
187 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
188 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
189 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
190 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
191 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
192 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
193 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
194 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
195 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
196 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
197 #define   BLT_DEPTH_8                   (0<<24)
198 #define   BLT_DEPTH_16_565              (1<<24)
199 #define   BLT_DEPTH_16_1555             (2<<24)
200 #define   BLT_DEPTH_32                  (3<<24)
201 #define   BLT_ROP_GXCOPY                (0xcc<<16)
202 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
203 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
204 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
205 #define   ASYNC_FLIP                (1<<22)
206 #define   DISPLAY_PLANE_A           (0<<20)
207 #define   DISPLAY_PLANE_B           (1<<20)
208 #define GFX_OP_PIPE_CONTROL     ((0x3<<29)|(0x3<<27)|(0x2<<24)|2)
209 #define   PIPE_CONTROL_QW_WRITE (1<<14)
210 #define   PIPE_CONTROL_DEPTH_STALL (1<<13)
211 #define   PIPE_CONTROL_WC_FLUSH (1<<12)
212 #define   PIPE_CONTROL_IS_FLUSH (1<<11) /* MBZ on Ironlake */
213 #define   PIPE_CONTROL_TC_FLUSH (1<<10) /* GM45+ only */
214 #define   PIPE_CONTROL_ISP_DIS  (1<<9)
215 #define   PIPE_CONTROL_NOTIFY   (1<<8)
216 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
217 #define   PIPE_CONTROL_STALL_EN (1<<1) /* in addr word, Ironlake+ only */
218
219
220 /*
221  * Reset registers
222  */
223 #define DEBUG_RESET_I830                0x6070
224 #define  DEBUG_RESET_FULL               (1<<7)
225 #define  DEBUG_RESET_RENDER             (1<<8)
226 #define  DEBUG_RESET_DISPLAY            (1<<9)
227
228
229 /*
230  * Fence registers
231  */
232 #define FENCE_REG_830_0                 0x2000
233 #define FENCE_REG_945_8                 0x3000
234 #define   I830_FENCE_START_MASK         0x07f80000
235 #define   I830_FENCE_TILING_Y_SHIFT     12
236 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
237 #define   I830_FENCE_PITCH_SHIFT        4
238 #define   I830_FENCE_REG_VALID          (1<<0)
239 #define   I915_FENCE_MAX_PITCH_VAL      4
240 #define   I830_FENCE_MAX_PITCH_VAL      6
241 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
242
243 #define   I915_FENCE_START_MASK         0x0ff00000
244 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
245
246 #define FENCE_REG_965_0                 0x03000
247 #define   I965_FENCE_PITCH_SHIFT        2
248 #define   I965_FENCE_TILING_Y_SHIFT     1
249 #define   I965_FENCE_REG_VALID          (1<<0)
250 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
251
252 #define FENCE_REG_SANDYBRIDGE_0         0x100000
253 #define   SANDYBRIDGE_FENCE_PITCH_SHIFT 32
254
255 /*
256  * Instruction and interrupt control regs
257  */
258 #define PGTBL_ER        0x02024
259 #define PRB0_TAIL       0x02030
260 #define PRB0_HEAD       0x02034
261 #define PRB0_START      0x02038
262 #define PRB0_CTL        0x0203c
263 #define RENDER_RING_BASE        0x02000
264 #define BSD_RING_BASE           0x04000
265 #define GEN6_BSD_RING_BASE      0x12000
266 #define BLT_RING_BASE           0x22000
267 #define RING_TAIL(base)         ((base)+0x30)
268 #define RING_HEAD(base)         ((base)+0x34)
269 #define RING_START(base)        ((base)+0x38)
270 #define RING_CTL(base)          ((base)+0x3c)
271 #define RING_HWS_PGA(base)      ((base)+0x80)
272 #define RING_HWS_PGA_GEN6(base) ((base)+0x2080)
273 #define RING_ACTHD(base)        ((base)+0x74)
274 #define   TAIL_ADDR             0x001FFFF8
275 #define   HEAD_WRAP_COUNT       0xFFE00000
276 #define   HEAD_WRAP_ONE         0x00200000
277 #define   HEAD_ADDR             0x001FFFFC
278 #define   RING_NR_PAGES         0x001FF000
279 #define   RING_REPORT_MASK      0x00000006
280 #define   RING_REPORT_64K       0x00000002
281 #define   RING_REPORT_128K      0x00000004
282 #define   RING_NO_REPORT        0x00000000
283 #define   RING_VALID_MASK       0x00000001
284 #define   RING_VALID            0x00000001
285 #define   RING_INVALID          0x00000000
286 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
287 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
288 #define PRB1_TAIL       0x02040 /* 915+ only */
289 #define PRB1_HEAD       0x02044 /* 915+ only */
290 #define PRB1_START      0x02048 /* 915+ only */
291 #define PRB1_CTL        0x0204c /* 915+ only */
292 #define IPEIR_I965      0x02064
293 #define IPEHR_I965      0x02068
294 #define INSTDONE_I965   0x0206c
295 #define INSTPS          0x02070 /* 965+ only */
296 #define INSTDONE1       0x0207c /* 965+ only */
297 #define ACTHD_I965      0x02074
298 #define HWS_PGA         0x02080
299 #define HWS_ADDRESS_MASK        0xfffff000
300 #define HWS_START_ADDRESS_SHIFT 4
301 #define PWRCTXA         0x2088 /* 965GM+ only */
302 #define   PWRCTX_EN     (1<<0)
303 #define IPEIR           0x02088
304 #define IPEHR           0x0208c
305 #define INSTDONE        0x02090
306 #define NOPID           0x02094
307 #define HWSTAM          0x02098
308
309 #define MI_MODE         0x0209c
310 # define VS_TIMER_DISPATCH                              (1 << 6)
311 # define MI_FLUSH_ENABLE                                (1 << 11)
312
313 #define SCPD0           0x0209c /* 915+ only */
314 #define IER             0x020a0
315 #define IIR             0x020a4
316 #define IMR             0x020a8
317 #define ISR             0x020ac
318 #define   I915_PIPE_CONTROL_NOTIFY_INTERRUPT            (1<<18)
319 #define   I915_DISPLAY_PORT_INTERRUPT                   (1<<17)
320 #define   I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT    (1<<15)
321 #define   I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT      (1<<14) /* p-state */
322 #define   I915_HWB_OOM_INTERRUPT                        (1<<13)
323 #define   I915_SYNC_STATUS_INTERRUPT                    (1<<12)
324 #define   I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT   (1<<11)
325 #define   I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT   (1<<10)
326 #define   I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT     (1<<9)
327 #define   I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT   (1<<8)
328 #define   I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT          (1<<7)
329 #define   I915_DISPLAY_PIPE_A_EVENT_INTERRUPT           (1<<6)
330 #define   I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT          (1<<5)
331 #define   I915_DISPLAY_PIPE_B_EVENT_INTERRUPT           (1<<4)
332 #define   I915_DEBUG_INTERRUPT                          (1<<2)
333 #define   I915_USER_INTERRUPT                           (1<<1)
334 #define   I915_ASLE_INTERRUPT                           (1<<0)
335 #define   I915_BSD_USER_INTERRUPT                      (1<<25)
336 #define EIR             0x020b0
337 #define EMR             0x020b4
338 #define ESR             0x020b8
339 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
340 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
341 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
342 #define   GM45_ERROR_CP_PRIV                            (1<<3)
343 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
344 #define   I915_ERROR_INSTRUCTION                        (1<<0)
345 #define INSTPM          0x020c0
346 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
347 #define ACTHD           0x020c8
348 #define FW_BLC          0x020d8
349 #define FW_BLC2         0x020dc
350 #define FW_BLC_SELF     0x020e0 /* 915+ only */
351 #define   FW_BLC_SELF_EN_MASK      (1<<31)
352 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
353 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
354 #define MM_BURST_LENGTH     0x00700000
355 #define MM_FIFO_WATERMARK   0x0001F000
356 #define LM_BURST_LENGTH     0x00000700
357 #define LM_FIFO_WATERMARK   0x0000001F
358 #define MI_ARB_STATE    0x020e4 /* 915+ only */
359 #define   MI_ARB_MASK_SHIFT       16    /* shift for enable bits */
360
361 /* Make render/texture TLB fetches lower priorty than associated data
362  *   fetches. This is not turned on by default
363  */
364 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
365
366 /* Isoch request wait on GTT enable (Display A/B/C streams).
367  * Make isoch requests stall on the TLB update. May cause
368  * display underruns (test mode only)
369  */
370 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
371
372 /* Block grant count for isoch requests when block count is
373  * set to a finite value.
374  */
375 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
376 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
377 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
378 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
379 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
380
381 /* Enable render writes to complete in C2/C3/C4 power states.
382  * If this isn't enabled, render writes are prevented in low
383  * power states. That seems bad to me.
384  */
385 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
386
387 /* This acknowledges an async flip immediately instead
388  * of waiting for 2TLB fetches.
389  */
390 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
391
392 /* Enables non-sequential data reads through arbiter
393  */
394 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
395
396 /* Disable FSB snooping of cacheable write cycles from binner/render
397  * command stream
398  */
399 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
400
401 /* Arbiter time slice for non-isoch streams */
402 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
403 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
404 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
405 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
406 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
407 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
408 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
409 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
410 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
411
412 /* Low priority grace period page size */
413 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
414 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
415
416 /* Disable display A/B trickle feed */
417 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
418
419 /* Set display plane priority */
420 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
421 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
422
423 #define CACHE_MODE_0    0x02120 /* 915+ only */
424 #define   CM0_MASK_SHIFT          16
425 #define   CM0_IZ_OPT_DISABLE      (1<<6)
426 #define   CM0_ZR_OPT_DISABLE      (1<<5)
427 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
428 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
429 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
430 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
431 #define BB_ADDR         0x02140 /* 8 bytes */
432 #define GFX_FLSH_CNTL   0x02170 /* 915+ only */
433 #define ECOSKPD         0x021d0
434 #define   ECO_GATING_CX_ONLY    (1<<3)
435 #define   ECO_FLIP_DONE         (1<<0)
436
437 /* GEN6 interrupt control */
438 #define GEN6_RENDER_HWSTAM      0x2098
439 #define GEN6_RENDER_IMR         0x20a8
440 #define   GEN6_RENDER_CONTEXT_SWITCH_INTERRUPT          (1 << 8)
441 #define   GEN6_RENDER_PPGTT_PAGE_FAULT                  (1 << 7)
442 #define   GEN6_RENDER_TIMEOUT_COUNTER_EXPIRED           (1 << 6)
443 #define   GEN6_RENDER_L3_PARITY_ERROR                   (1 << 5)
444 #define   GEN6_RENDER_PIPE_CONTROL_NOTIFY_INTERRUPT     (1 << 4)
445 #define   GEN6_RENDER_COMMAND_PARSER_MASTER_ERROR       (1 << 3)
446 #define   GEN6_RENDER_SYNC_STATUS                       (1 << 2)
447 #define   GEN6_RENDER_DEBUG_INTERRUPT                   (1 << 1)
448 #define   GEN6_RENDER_USER_INTERRUPT                    (1 << 0)
449
450 #define GEN6_BLITTER_HWSTAM     0x22098
451 #define GEN6_BLITTER_IMR        0x220a8
452 #define   GEN6_BLITTER_MI_FLUSH_DW_NOTIFY_INTERRUPT     (1 << 26)
453 #define   GEN6_BLITTER_COMMAND_PARSER_MASTER_ERROR      (1 << 25)
454 #define   GEN6_BLITTER_SYNC_STATUS                      (1 << 24)
455 #define   GEN6_BLITTER_USER_INTERRUPT                   (1 << 22)
456
457 #define GEN6_BSD_SLEEP_PSMI_CONTROL     0x12050
458 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_MODIFY_MASK       (1 << 16)
459 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_DISABLE           (1 << 0)
460 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_ENABLE            0
461 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_IDLE_INDICATOR                    (1 << 3)
462
463 #define GEN6_BSD_IMR                    0x120a8
464 #define   GEN6_BSD_IMR_USER_INTERRUPT   (1 << 12)
465
466 #define GEN6_BSD_RNCID                  0x12198
467
468 /*
469  * Framebuffer compression (915+ only)
470  */
471
472 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
473 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
474 #define FBC_CONTROL             0x03208
475 #define   FBC_CTL_EN            (1<<31)
476 #define   FBC_CTL_PERIODIC      (1<<30)
477 #define   FBC_CTL_INTERVAL_SHIFT (16)
478 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
479 #define   FBC_CTL_C3_IDLE       (1<<13)
480 #define   FBC_CTL_STRIDE_SHIFT  (5)
481 #define   FBC_CTL_FENCENO       (1<<0)
482 #define FBC_COMMAND             0x0320c
483 #define   FBC_CMD_COMPRESS      (1<<0)
484 #define FBC_STATUS              0x03210
485 #define   FBC_STAT_COMPRESSING  (1<<31)
486 #define   FBC_STAT_COMPRESSED   (1<<30)
487 #define   FBC_STAT_MODIFIED     (1<<29)
488 #define   FBC_STAT_CURRENT_LINE (1<<0)
489 #define FBC_CONTROL2            0x03214
490 #define   FBC_CTL_FENCE_DBL     (0<<4)
491 #define   FBC_CTL_IDLE_IMM      (0<<2)
492 #define   FBC_CTL_IDLE_FULL     (1<<2)
493 #define   FBC_CTL_IDLE_LINE     (2<<2)
494 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
495 #define   FBC_CTL_CPU_FENCE     (1<<1)
496 #define   FBC_CTL_PLANEA        (0<<0)
497 #define   FBC_CTL_PLANEB        (1<<0)
498 #define FBC_FENCE_OFF           0x0321b
499 #define FBC_TAG                 0x03300
500
501 #define FBC_LL_SIZE             (1536)
502
503 /* Framebuffer compression for GM45+ */
504 #define DPFC_CB_BASE            0x3200
505 #define DPFC_CONTROL            0x3208
506 #define   DPFC_CTL_EN           (1<<31)
507 #define   DPFC_CTL_PLANEA       (0<<30)
508 #define   DPFC_CTL_PLANEB       (1<<30)
509 #define   DPFC_CTL_FENCE_EN     (1<<29)
510 #define   DPFC_SR_EN            (1<<10)
511 #define   DPFC_CTL_LIMIT_1X     (0<<6)
512 #define   DPFC_CTL_LIMIT_2X     (1<<6)
513 #define   DPFC_CTL_LIMIT_4X     (2<<6)
514 #define DPFC_RECOMP_CTL         0x320c
515 #define   DPFC_RECOMP_STALL_EN  (1<<27)
516 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
517 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
518 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
519 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
520 #define DPFC_STATUS             0x3210
521 #define   DPFC_INVAL_SEG_SHIFT  (16)
522 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
523 #define   DPFC_COMP_SEG_SHIFT   (0)
524 #define   DPFC_COMP_SEG_MASK    (0x000003ff)
525 #define DPFC_STATUS2            0x3214
526 #define DPFC_FENCE_YOFF         0x3218
527 #define DPFC_CHICKEN            0x3224
528 #define   DPFC_HT_MODIFY        (1<<31)
529
530 /* Framebuffer compression for Ironlake */
531 #define ILK_DPFC_CB_BASE        0x43200
532 #define ILK_DPFC_CONTROL        0x43208
533 /* The bit 28-8 is reserved */
534 #define   DPFC_RESERVED         (0x1FFFFF00)
535 #define ILK_DPFC_RECOMP_CTL     0x4320c
536 #define ILK_DPFC_STATUS         0x43210
537 #define ILK_DPFC_FENCE_YOFF     0x43218
538 #define ILK_DPFC_CHICKEN        0x43224
539 #define ILK_FBC_RT_BASE         0x2128
540 #define   ILK_FBC_RT_VALID      (1<<0)
541
542 #define ILK_DISPLAY_CHICKEN1    0x42000
543 #define   ILK_FBCQ_DIS          (1<<22)
544
545 /*
546  * GPIO regs
547  */
548 #define GPIOA                   0x5010
549 #define GPIOB                   0x5014
550 #define GPIOC                   0x5018
551 #define GPIOD                   0x501c
552 #define GPIOE                   0x5020
553 #define GPIOF                   0x5024
554 #define GPIOG                   0x5028
555 #define GPIOH                   0x502c
556 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
557 # define GPIO_CLOCK_DIR_IN              (0 << 1)
558 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
559 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
560 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
561 # define GPIO_CLOCK_VAL_IN              (1 << 4)
562 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
563 # define GPIO_DATA_DIR_MASK             (1 << 8)
564 # define GPIO_DATA_DIR_IN               (0 << 9)
565 # define GPIO_DATA_DIR_OUT              (1 << 9)
566 # define GPIO_DATA_VAL_MASK             (1 << 10)
567 # define GPIO_DATA_VAL_OUT              (1 << 11)
568 # define GPIO_DATA_VAL_IN               (1 << 12)
569 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
570
571 #define GMBUS0                  0x5100 /* clock/port select */
572 #define   GMBUS_RATE_100KHZ     (0<<8)
573 #define   GMBUS_RATE_50KHZ      (1<<8)
574 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
575 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
576 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
577 #define   GMBUS_PORT_DISABLED   0
578 #define   GMBUS_PORT_SSC        1
579 #define   GMBUS_PORT_VGADDC     2
580 #define   GMBUS_PORT_PANEL      3
581 #define   GMBUS_PORT_DPC        4 /* HDMIC */
582 #define   GMBUS_PORT_DPB        5 /* SDVO, HDMIB */
583                                   /* 6 reserved */
584 #define   GMBUS_PORT_DPD        7 /* HDMID */
585 #define   GMBUS_NUM_PORTS       8
586 #define GMBUS1                  0x5104 /* command/status */
587 #define   GMBUS_SW_CLR_INT      (1<<31)
588 #define   GMBUS_SW_RDY          (1<<30)
589 #define   GMBUS_ENT             (1<<29) /* enable timeout */
590 #define   GMBUS_CYCLE_NONE      (0<<25)
591 #define   GMBUS_CYCLE_WAIT      (1<<25)
592 #define   GMBUS_CYCLE_INDEX     (2<<25)
593 #define   GMBUS_CYCLE_STOP      (4<<25)
594 #define   GMBUS_BYTE_COUNT_SHIFT 16
595 #define   GMBUS_SLAVE_INDEX_SHIFT 8
596 #define   GMBUS_SLAVE_ADDR_SHIFT 1
597 #define   GMBUS_SLAVE_READ      (1<<0)
598 #define   GMBUS_SLAVE_WRITE     (0<<0)
599 #define GMBUS2                  0x5108 /* status */
600 #define   GMBUS_INUSE           (1<<15)
601 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
602 #define   GMBUS_STALL_TIMEOUT   (1<<13)
603 #define   GMBUS_INT             (1<<12)
604 #define   GMBUS_HW_RDY          (1<<11)
605 #define   GMBUS_SATOER          (1<<10)
606 #define   GMBUS_ACTIVE          (1<<9)
607 #define GMBUS3                  0x510c /* data buffer bytes 3-0 */
608 #define GMBUS4                  0x5110 /* interrupt mask (Pineview+) */
609 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
610 #define   GMBUS_NAK_EN          (1<<3)
611 #define   GMBUS_IDLE_EN         (1<<2)
612 #define   GMBUS_HW_WAIT_EN      (1<<1)
613 #define   GMBUS_HW_RDY_EN       (1<<0)
614 #define GMBUS5                  0x5120 /* byte index */
615 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
616
617 /*
618  * Clock control & power management
619  */
620
621 #define VGA0    0x6000
622 #define VGA1    0x6004
623 #define VGA_PD  0x6010
624 #define   VGA0_PD_P2_DIV_4      (1 << 7)
625 #define   VGA0_PD_P1_DIV_2      (1 << 5)
626 #define   VGA0_PD_P1_SHIFT      0
627 #define   VGA0_PD_P1_MASK       (0x1f << 0)
628 #define   VGA1_PD_P2_DIV_4      (1 << 15)
629 #define   VGA1_PD_P1_DIV_2      (1 << 13)
630 #define   VGA1_PD_P1_SHIFT      8
631 #define   VGA1_PD_P1_MASK       (0x1f << 8)
632 #define DPLL_A  0x06014
633 #define DPLL_B  0x06018
634 #define DPLL(pipe) _PIPE(pipe, DPLL_A, DPLL_B)
635 #define   DPLL_VCO_ENABLE               (1 << 31)
636 #define   DPLL_DVO_HIGH_SPEED           (1 << 30)
637 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
638 #define   DPLL_VGA_MODE_DIS             (1 << 28)
639 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
640 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
641 #define   DPLL_MODE_MASK                (3 << 26)
642 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
643 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
644 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
645 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
646 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
647 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
648 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
649
650 #define SRX_INDEX               0x3c4
651 #define SRX_DATA                0x3c5
652 #define SR01                    1
653 #define SR01_SCREEN_OFF         (1<<5)
654
655 #define PPCR                    0x61204
656 #define PPCR_ON                 (1<<0)
657
658 #define DVOB                    0x61140
659 #define DVOB_ON                 (1<<31)
660 #define DVOC                    0x61160
661 #define DVOC_ON                 (1<<31)
662 #define LVDS                    0x61180
663 #define LVDS_ON                 (1<<31)
664
665 /* Scratch pad debug 0 reg:
666  */
667 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
668 /*
669  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
670  * this field (only one bit may be set).
671  */
672 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
673 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
674 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
675 /* i830, required in DVO non-gang */
676 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
677 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
678 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
679 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
680 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
681 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
682 #define   PLL_REF_INPUT_MASK            (3 << 13)
683 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
684 /* Ironlake */
685 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
686 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
687 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
688 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
689 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
690
691 /*
692  * Parallel to Serial Load Pulse phase selection.
693  * Selects the phase for the 10X DPLL clock for the PCIe
694  * digital display port. The range is 4 to 13; 10 or more
695  * is just a flip delay. The default is 6
696  */
697 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
698 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
699 /*
700  * SDVO multiplier for 945G/GM. Not used on 965.
701  */
702 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
703 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
704 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
705 #define DPLL_A_MD 0x0601c /* 965+ only */
706 /*
707  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
708  *
709  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
710  */
711 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
712 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
713 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
714 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
715 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
716 /*
717  * SDVO/UDI pixel multiplier.
718  *
719  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
720  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
721  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
722  * dummy bytes in the datastream at an increased clock rate, with both sides of
723  * the link knowing how many bytes are fill.
724  *
725  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
726  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
727  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
728  * through an SDVO command.
729  *
730  * This register field has values of multiplication factor minus 1, with
731  * a maximum multiplier of 5 for SDVO.
732  */
733 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
734 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
735 /*
736  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
737  * This best be set to the default value (3) or the CRT won't work. No,
738  * I don't entirely understand what this does...
739  */
740 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
741 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
742 #define DPLL_B_MD 0x06020 /* 965+ only */
743 #define DPLL_MD(pipe) _PIPE(pipe, DPLL_A_MD, DPLL_B_MD)
744 #define FPA0    0x06040
745 #define FPA1    0x06044
746 #define FPB0    0x06048
747 #define FPB1    0x0604c
748 #define FP0(pipe) _PIPE(pipe, FPA0, FPB0)
749 #define FP1(pipe) _PIPE(pipe, FPA1, FPB1)
750 #define   FP_N_DIV_MASK         0x003f0000
751 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
752 #define   FP_N_DIV_SHIFT                16
753 #define   FP_M1_DIV_MASK        0x00003f00
754 #define   FP_M1_DIV_SHIFT                8
755 #define   FP_M2_DIV_MASK        0x0000003f
756 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
757 #define   FP_M2_DIV_SHIFT                0
758 #define DPLL_TEST       0x606c
759 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
760 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
761 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
762 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
763 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
764 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
765 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
766 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
767 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
768 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
769 #define D_STATE         0x6104
770 #define  DSTATE_GFX_RESET_I830                  (1<<6)
771 #define  DSTATE_PLL_D3_OFF                      (1<<3)
772 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
773 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
774 #define DSPCLK_GATE_D           0x6200
775 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
776 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
777 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
778 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
779 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
780 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
781 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
782 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
783 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
784 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
785 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
786 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
787 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
788 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
789 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
790 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
791 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
792 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
793 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
794 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
795 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
796 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
797 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
798 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
799 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
800 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
801 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
802 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
803 /**
804  * This bit must be set on the 830 to prevent hangs when turning off the
805  * overlay scaler.
806  */
807 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
808 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
809 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
810 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
811 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
812
813 #define RENCLK_GATE_D1          0x6204
814 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
815 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
816 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
817 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
818 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
819 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
820 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
821 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
822 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
823 /** This bit must be unset on 855,865 */
824 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
825 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
826 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
827 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
828 /** This bit must be set on 855,865. */
829 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
830 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
831 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
832 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
833 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
834 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
835 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
836 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
837 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
838 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
839 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
840 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
841 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
842 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
843 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
844 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
845 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
846 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
847
848 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
849 /** This bit must always be set on 965G/965GM */
850 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
851 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
852 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
853 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
854 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
855 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
856 /** This bit must always be set on 965G */
857 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
858 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
859 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
860 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
861 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
862 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
863 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
864 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
865 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
866 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
867 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
868 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
869 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
870 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
871 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
872 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
873 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
874 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
875 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
876
877 #define RENCLK_GATE_D2          0x6208
878 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
879 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
880 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
881 #define RAMCLK_GATE_D           0x6210          /* CRL only */
882 #define DEUC                    0x6214          /* CRL only */
883
884 /*
885  * Palette regs
886  */
887
888 #define PALETTE_A               0x0a000
889 #define PALETTE_B               0x0a800
890
891 /* MCH MMIO space */
892
893 /*
894  * MCHBAR mirror.
895  *
896  * This mirrors the MCHBAR MMIO space whose location is determined by
897  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
898  * every way.  It is not accessible from the CP register read instructions.
899  *
900  */
901 #define MCHBAR_MIRROR_BASE      0x10000
902
903 /** 915-945 and GM965 MCH register controlling DRAM channel access */
904 #define DCC                     0x10200
905 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
906 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
907 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
908 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
909 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
910 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
911
912 /** Pineview MCH register contains DDR3 setting */
913 #define CSHRDDR3CTL            0x101a8
914 #define CSHRDDR3CTL_DDR3       (1 << 2)
915
916 /** 965 MCH register controlling DRAM channel configuration */
917 #define C0DRB3                  0x10206
918 #define C1DRB3                  0x10606
919
920 /* Clocking configuration register */
921 #define CLKCFG                  0x10c00
922 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
923 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
924 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
925 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
926 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
927 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
928 /* Note, below two are guess */
929 #define CLKCFG_FSB_1600                                 (4 << 0)        /* hrawclk 400 */
930 #define CLKCFG_FSB_1600_ALT                             (0 << 0)        /* hrawclk 400 */
931 #define CLKCFG_FSB_MASK                                 (7 << 0)
932 #define CLKCFG_MEM_533                                  (1 << 4)
933 #define CLKCFG_MEM_667                                  (2 << 4)
934 #define CLKCFG_MEM_800                                  (3 << 4)
935 #define CLKCFG_MEM_MASK                                 (7 << 4)
936
937 #define TSC1                    0x11001
938 #define   TSE                   (1<<0)
939 #define TR1                     0x11006
940 #define TSFS                    0x11020
941 #define   TSFS_SLOPE_MASK       0x0000ff00
942 #define   TSFS_SLOPE_SHIFT      8
943 #define   TSFS_INTR_MASK        0x000000ff
944
945 #define CRSTANDVID              0x11100
946 #define PXVFREQ_BASE            0x11110 /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
947 #define   PXVFREQ_PX_MASK       0x7f000000
948 #define   PXVFREQ_PX_SHIFT      24
949 #define VIDFREQ_BASE            0x11110
950 #define VIDFREQ1                0x11110 /* VIDFREQ1-4 (0x1111c) (Cantiga) */
951 #define VIDFREQ2                0x11114
952 #define VIDFREQ3                0x11118
953 #define VIDFREQ4                0x1111c
954 #define   VIDFREQ_P0_MASK       0x1f000000
955 #define   VIDFREQ_P0_SHIFT      24
956 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
957 #define   VIDFREQ_P0_CSCLK_SHIFT 20
958 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
959 #define   VIDFREQ_P0_CRCLK_SHIFT 16
960 #define   VIDFREQ_P1_MASK       0x00001f00
961 #define   VIDFREQ_P1_SHIFT      8
962 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
963 #define   VIDFREQ_P1_CSCLK_SHIFT 4
964 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
965 #define INTTOEXT_BASE_ILK       0x11300
966 #define INTTOEXT_BASE           0x11120 /* INTTOEXT1-8 (0x1113c) */
967 #define   INTTOEXT_MAP3_SHIFT   24
968 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
969 #define   INTTOEXT_MAP2_SHIFT   16
970 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
971 #define   INTTOEXT_MAP1_SHIFT   8
972 #define   INTTOEXT_MAP1_MASK    (0x1f << INTTOEXT_MAP1_SHIFT)
973 #define   INTTOEXT_MAP0_SHIFT   0
974 #define   INTTOEXT_MAP0_MASK    (0x1f << INTTOEXT_MAP0_SHIFT)
975 #define MEMSWCTL                0x11170 /* Ironlake only */
976 #define   MEMCTL_CMD_MASK       0xe000
977 #define   MEMCTL_CMD_SHIFT      13
978 #define   MEMCTL_CMD_RCLK_OFF   0
979 #define   MEMCTL_CMD_RCLK_ON    1
980 #define   MEMCTL_CMD_CHFREQ     2
981 #define   MEMCTL_CMD_CHVID      3
982 #define   MEMCTL_CMD_VMMOFF     4
983 #define   MEMCTL_CMD_VMMON      5
984 #define   MEMCTL_CMD_STS        (1<<12) /* write 1 triggers command, clears
985                                            when command complete */
986 #define   MEMCTL_FREQ_MASK      0x0f00 /* jitter, from 0-15 */
987 #define   MEMCTL_FREQ_SHIFT     8
988 #define   MEMCTL_SFCAVM         (1<<7)
989 #define   MEMCTL_TGT_VID_MASK   0x007f
990 #define MEMIHYST                0x1117c
991 #define MEMINTREN               0x11180 /* 16 bits */
992 #define   MEMINT_RSEXIT_EN      (1<<8)
993 #define   MEMINT_CX_SUPR_EN     (1<<7)
994 #define   MEMINT_CONT_BUSY_EN   (1<<6)
995 #define   MEMINT_AVG_BUSY_EN    (1<<5)
996 #define   MEMINT_EVAL_CHG_EN    (1<<4)
997 #define   MEMINT_MON_IDLE_EN    (1<<3)
998 #define   MEMINT_UP_EVAL_EN     (1<<2)
999 #define   MEMINT_DOWN_EVAL_EN   (1<<1)
1000 #define   MEMINT_SW_CMD_EN      (1<<0)
1001 #define MEMINTRSTR              0x11182 /* 16 bits */
1002 #define   MEM_RSEXIT_MASK       0xc000
1003 #define   MEM_RSEXIT_SHIFT      14
1004 #define   MEM_CONT_BUSY_MASK    0x3000
1005 #define   MEM_CONT_BUSY_SHIFT   12
1006 #define   MEM_AVG_BUSY_MASK     0x0c00
1007 #define   MEM_AVG_BUSY_SHIFT    10
1008 #define   MEM_EVAL_CHG_MASK     0x0300
1009 #define   MEM_EVAL_BUSY_SHIFT   8
1010 #define   MEM_MON_IDLE_MASK     0x00c0
1011 #define   MEM_MON_IDLE_SHIFT    6
1012 #define   MEM_UP_EVAL_MASK      0x0030
1013 #define   MEM_UP_EVAL_SHIFT     4
1014 #define   MEM_DOWN_EVAL_MASK    0x000c
1015 #define   MEM_DOWN_EVAL_SHIFT   2
1016 #define   MEM_SW_CMD_MASK       0x0003
1017 #define   MEM_INT_STEER_GFX     0
1018 #define   MEM_INT_STEER_CMR     1
1019 #define   MEM_INT_STEER_SMI     2
1020 #define   MEM_INT_STEER_SCI     3
1021 #define MEMINTRSTS              0x11184
1022 #define   MEMINT_RSEXIT         (1<<7)
1023 #define   MEMINT_CONT_BUSY      (1<<6)
1024 #define   MEMINT_AVG_BUSY       (1<<5)
1025 #define   MEMINT_EVAL_CHG       (1<<4)
1026 #define   MEMINT_MON_IDLE       (1<<3)
1027 #define   MEMINT_UP_EVAL        (1<<2)
1028 #define   MEMINT_DOWN_EVAL      (1<<1)
1029 #define   MEMINT_SW_CMD         (1<<0)
1030 #define MEMMODECTL              0x11190
1031 #define   MEMMODE_BOOST_EN      (1<<31)
1032 #define   MEMMODE_BOOST_FREQ_MASK 0x0f000000 /* jitter for boost, 0-15 */
1033 #define   MEMMODE_BOOST_FREQ_SHIFT 24
1034 #define   MEMMODE_IDLE_MODE_MASK 0x00030000
1035 #define   MEMMODE_IDLE_MODE_SHIFT 16
1036 #define   MEMMODE_IDLE_MODE_EVAL 0
1037 #define   MEMMODE_IDLE_MODE_CONT 1
1038 #define   MEMMODE_HWIDLE_EN     (1<<15)
1039 #define   MEMMODE_SWMODE_EN     (1<<14)
1040 #define   MEMMODE_RCLK_GATE     (1<<13)
1041 #define   MEMMODE_HW_UPDATE     (1<<12)
1042 #define   MEMMODE_FSTART_MASK   0x00000f00 /* starting jitter, 0-15 */
1043 #define   MEMMODE_FSTART_SHIFT  8
1044 #define   MEMMODE_FMAX_MASK     0x000000f0 /* max jitter, 0-15 */
1045 #define   MEMMODE_FMAX_SHIFT    4
1046 #define   MEMMODE_FMIN_MASK     0x0000000f /* min jitter, 0-15 */
1047 #define RCBMAXAVG               0x1119c
1048 #define MEMSWCTL2               0x1119e /* Cantiga only */
1049 #define   SWMEMCMD_RENDER_OFF   (0 << 13)
1050 #define   SWMEMCMD_RENDER_ON    (1 << 13)
1051 #define   SWMEMCMD_SWFREQ       (2 << 13)
1052 #define   SWMEMCMD_TARVID       (3 << 13)
1053 #define   SWMEMCMD_VRM_OFF      (4 << 13)
1054 #define   SWMEMCMD_VRM_ON       (5 << 13)
1055 #define   CMDSTS                (1<<12)
1056 #define   SFCAVM                (1<<11)
1057 #define   SWFREQ_MASK           0x0380 /* P0-7 */
1058 #define   SWFREQ_SHIFT          7
1059 #define   TARVID_MASK           0x001f
1060 #define MEMSTAT_CTG             0x111a0
1061 #define RCBMINAVG               0x111a0
1062 #define RCUPEI                  0x111b0
1063 #define RCDNEI                  0x111b4
1064 #define MCHBAR_RENDER_STANDBY           0x111b8
1065 #define   RCX_SW_EXIT           (1<<23)
1066 #define   RSX_STATUS_MASK       0x00700000
1067 #define VIDCTL                  0x111c0
1068 #define VIDSTS                  0x111c8
1069 #define VIDSTART                0x111cc /* 8 bits */
1070 #define MEMSTAT_ILK                     0x111f8
1071 #define   MEMSTAT_VID_MASK      0x7f00
1072 #define   MEMSTAT_VID_SHIFT     8
1073 #define   MEMSTAT_PSTATE_MASK   0x00f8
1074 #define   MEMSTAT_PSTATE_SHIFT  3
1075 #define   MEMSTAT_MON_ACTV      (1<<2)
1076 #define   MEMSTAT_SRC_CTL_MASK  0x0003
1077 #define   MEMSTAT_SRC_CTL_CORE  0
1078 #define   MEMSTAT_SRC_CTL_TRB   1
1079 #define   MEMSTAT_SRC_CTL_THM   2
1080 #define   MEMSTAT_SRC_CTL_STDBY 3
1081 #define RCPREVBSYTUPAVG         0x113b8
1082 #define RCPREVBSYTDNAVG         0x113bc
1083 #define PMMISC                  0x11214
1084 #define   MCPPCE_EN             (1<<0) /* enable PM_MSG from PCH->MPC */
1085 #define SDEW                    0x1124c
1086 #define CSIEW0                  0x11250
1087 #define CSIEW1                  0x11254
1088 #define CSIEW2                  0x11258
1089 #define PEW                     0x1125c
1090 #define DEW                     0x11270
1091 #define MCHAFE                  0x112c0
1092 #define CSIEC                   0x112e0
1093 #define DMIEC                   0x112e4
1094 #define DDREC                   0x112e8
1095 #define PEG0EC                  0x112ec
1096 #define PEG1EC                  0x112f0
1097 #define GFXEC                   0x112f4
1098 #define RPPREVBSYTUPAVG         0x113b8
1099 #define RPPREVBSYTDNAVG         0x113bc
1100 #define ECR                     0x11600
1101 #define   ECR_GPFE              (1<<31)
1102 #define   ECR_IMONE             (1<<30)
1103 #define   ECR_CAP_MASK          0x0000001f /* Event range, 0-31 */
1104 #define OGW0                    0x11608
1105 #define OGW1                    0x1160c
1106 #define EG0                     0x11610
1107 #define EG1                     0x11614
1108 #define EG2                     0x11618
1109 #define EG3                     0x1161c
1110 #define EG4                     0x11620
1111 #define EG5                     0x11624
1112 #define EG6                     0x11628
1113 #define EG7                     0x1162c
1114 #define PXW                     0x11664
1115 #define PXWL                    0x11680
1116 #define LCFUSE02                0x116c0
1117 #define   LCFUSE_HIV_MASK       0x000000ff
1118 #define CSIPLL0                 0x12c10
1119 #define DDRMPLL1                0X12c20
1120 #define PEG_BAND_GAP_DATA       0x14d68
1121
1122 /*
1123  * Logical Context regs
1124  */
1125 #define CCID                    0x2180
1126 #define   CCID_EN               (1<<0)
1127 /*
1128  * Overlay regs
1129  */
1130
1131 #define OVADD                   0x30000
1132 #define DOVSTA                  0x30008
1133 #define OC_BUF                  (0x3<<20)
1134 #define OGAMC5                  0x30010
1135 #define OGAMC4                  0x30014
1136 #define OGAMC3                  0x30018
1137 #define OGAMC2                  0x3001c
1138 #define OGAMC1                  0x30020
1139 #define OGAMC0                  0x30024
1140
1141 /*
1142  * Display engine regs
1143  */
1144
1145 /* Pipe A timing regs */
1146 #define HTOTAL_A        0x60000
1147 #define HBLANK_A        0x60004
1148 #define HSYNC_A         0x60008
1149 #define VTOTAL_A        0x6000c
1150 #define VBLANK_A        0x60010
1151 #define VSYNC_A         0x60014
1152 #define PIPEASRC        0x6001c
1153 #define BCLRPAT_A       0x60020
1154
1155 /* Pipe B timing regs */
1156 #define HTOTAL_B        0x61000
1157 #define HBLANK_B        0x61004
1158 #define HSYNC_B         0x61008
1159 #define VTOTAL_B        0x6100c
1160 #define VBLANK_B        0x61010
1161 #define VSYNC_B         0x61014
1162 #define PIPEBSRC        0x6101c
1163 #define BCLRPAT_B       0x61020
1164
1165 #define HTOTAL(pipe) _PIPE(pipe, HTOTAL_A, HTOTAL_B)
1166 #define HBLANK(pipe) _PIPE(pipe, HBLANK_A, HBLANK_B)
1167 #define HSYNC(pipe) _PIPE(pipe, HSYNC_A, HSYNC_B)
1168 #define VTOTAL(pipe) _PIPE(pipe, VTOTAL_A, VTOTAL_B)
1169 #define VBLANK(pipe) _PIPE(pipe, VBLANK_A, VBLANK_B)
1170 #define VSYNC(pipe) _PIPE(pipe, VSYNC_A, VSYNC_B)
1171 #define PIPESRC(pipe) _PIPE(pipe, PIPEASRC, PIPEBSRC)
1172 #define BCLRPAT(pipe) _PIPE(pipe, BCLRPAT_A, BCLRPAT_B)
1173
1174 /* VGA port control */
1175 #define ADPA                    0x61100
1176 #define   ADPA_DAC_ENABLE       (1<<31)
1177 #define   ADPA_DAC_DISABLE      0
1178 #define   ADPA_PIPE_SELECT_MASK (1<<30)
1179 #define   ADPA_PIPE_A_SELECT    0
1180 #define   ADPA_PIPE_B_SELECT    (1<<30)
1181 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
1182 #define   ADPA_SETS_HVPOLARITY  0
1183 #define   ADPA_VSYNC_CNTL_DISABLE (1<<11)
1184 #define   ADPA_VSYNC_CNTL_ENABLE 0
1185 #define   ADPA_HSYNC_CNTL_DISABLE (1<<10)
1186 #define   ADPA_HSYNC_CNTL_ENABLE 0
1187 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
1188 #define   ADPA_VSYNC_ACTIVE_LOW 0
1189 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
1190 #define   ADPA_HSYNC_ACTIVE_LOW 0
1191 #define   ADPA_DPMS_MASK        (~(3<<10))
1192 #define   ADPA_DPMS_ON          (0<<10)
1193 #define   ADPA_DPMS_SUSPEND     (1<<10)
1194 #define   ADPA_DPMS_STANDBY     (2<<10)
1195 #define   ADPA_DPMS_OFF         (3<<10)
1196
1197
1198 /* Hotplug control (945+ only) */
1199 #define PORT_HOTPLUG_EN         0x61110
1200 #define   HDMIB_HOTPLUG_INT_EN                  (1 << 29)
1201 #define   DPB_HOTPLUG_INT_EN                    (1 << 29)
1202 #define   HDMIC_HOTPLUG_INT_EN                  (1 << 28)
1203 #define   DPC_HOTPLUG_INT_EN                    (1 << 28)
1204 #define   HDMID_HOTPLUG_INT_EN                  (1 << 27)
1205 #define   DPD_HOTPLUG_INT_EN                    (1 << 27)
1206 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
1207 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
1208 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
1209 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
1210 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
1211 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
1212 /* must use period 64 on GM45 according to docs */
1213 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
1214 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
1215 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
1216 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
1217 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
1218 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
1219 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
1220 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
1221 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
1222 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
1223 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
1224 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
1225
1226 #define PORT_HOTPLUG_STAT       0x61114
1227 #define   HDMIB_HOTPLUG_INT_STATUS              (1 << 29)
1228 #define   DPB_HOTPLUG_INT_STATUS                (1 << 29)
1229 #define   HDMIC_HOTPLUG_INT_STATUS              (1 << 28)
1230 #define   DPC_HOTPLUG_INT_STATUS                (1 << 28)
1231 #define   HDMID_HOTPLUG_INT_STATUS              (1 << 27)
1232 #define   DPD_HOTPLUG_INT_STATUS                (1 << 27)
1233 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
1234 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
1235 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
1236 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
1237 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
1238 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
1239 #define   SDVOC_HOTPLUG_INT_STATUS              (1 << 7)
1240 #define   SDVOB_HOTPLUG_INT_STATUS              (1 << 6)
1241
1242 /* SDVO port control */
1243 #define SDVOB                   0x61140
1244 #define SDVOC                   0x61160
1245 #define   SDVO_ENABLE           (1 << 31)
1246 #define   SDVO_PIPE_B_SELECT    (1 << 30)
1247 #define   SDVO_STALL_SELECT     (1 << 29)
1248 #define   SDVO_INTERRUPT_ENABLE (1 << 26)
1249 /**
1250  * 915G/GM SDVO pixel multiplier.
1251  *
1252  * Programmed value is multiplier - 1, up to 5x.
1253  *
1254  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
1255  */
1256 #define   SDVO_PORT_MULTIPLY_MASK       (7 << 23)
1257 #define   SDVO_PORT_MULTIPLY_SHIFT              23
1258 #define   SDVO_PHASE_SELECT_MASK        (15 << 19)
1259 #define   SDVO_PHASE_SELECT_DEFAULT     (6 << 19)
1260 #define   SDVO_CLOCK_OUTPUT_INVERT      (1 << 18)
1261 #define   SDVOC_GANG_MODE               (1 << 16)
1262 #define   SDVO_ENCODING_SDVO            (0x0 << 10)
1263 #define   SDVO_ENCODING_HDMI            (0x2 << 10)
1264 /** Requird for HDMI operation */
1265 #define   SDVO_NULL_PACKETS_DURING_VSYNC (1 << 9)
1266 #define   SDVO_BORDER_ENABLE            (1 << 7)
1267 #define   SDVO_AUDIO_ENABLE             (1 << 6)
1268 /** New with 965, default is to be set */
1269 #define   SDVO_VSYNC_ACTIVE_HIGH        (1 << 4)
1270 /** New with 965, default is to be set */
1271 #define   SDVO_HSYNC_ACTIVE_HIGH        (1 << 3)
1272 #define   SDVOB_PCIE_CONCURRENCY        (1 << 3)
1273 #define   SDVO_DETECTED                 (1 << 2)
1274 /* Bits to be preserved when writing */
1275 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | (1 << 26))
1276 #define   SDVOC_PRESERVE_MASK ((1 << 17) | (1 << 26))
1277
1278 /* DVO port control */
1279 #define DVOA                    0x61120
1280 #define DVOB                    0x61140
1281 #define DVOC                    0x61160
1282 #define   DVO_ENABLE                    (1 << 31)
1283 #define   DVO_PIPE_B_SELECT             (1 << 30)
1284 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
1285 #define   DVO_PIPE_STALL                (1 << 28)
1286 #define   DVO_PIPE_STALL_TV             (2 << 28)
1287 #define   DVO_PIPE_STALL_MASK           (3 << 28)
1288 #define   DVO_USE_VGA_SYNC              (1 << 15)
1289 #define   DVO_DATA_ORDER_I740           (0 << 14)
1290 #define   DVO_DATA_ORDER_FP             (1 << 14)
1291 #define   DVO_VSYNC_DISABLE             (1 << 11)
1292 #define   DVO_HSYNC_DISABLE             (1 << 10)
1293 #define   DVO_VSYNC_TRISTATE            (1 << 9)
1294 #define   DVO_HSYNC_TRISTATE            (1 << 8)
1295 #define   DVO_BORDER_ENABLE             (1 << 7)
1296 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
1297 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
1298 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
1299 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
1300 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
1301 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
1302 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
1303 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
1304 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
1305 #define   DVO_PRESERVE_MASK             (0x7<<24)
1306 #define DVOA_SRCDIM             0x61124
1307 #define DVOB_SRCDIM             0x61144
1308 #define DVOC_SRCDIM             0x61164
1309 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
1310 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
1311
1312 /* LVDS port control */
1313 #define LVDS                    0x61180
1314 /*
1315  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
1316  * the DPLL semantics change when the LVDS is assigned to that pipe.
1317  */
1318 #define   LVDS_PORT_EN                  (1 << 31)
1319 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
1320 #define   LVDS_PIPEB_SELECT             (1 << 30)
1321 /* LVDS dithering flag on 965/g4x platform */
1322 #define   LVDS_ENABLE_DITHER            (1 << 25)
1323 /* Enable border for unscaled (or aspect-scaled) display */
1324 #define   LVDS_BORDER_ENABLE            (1 << 15)
1325 /*
1326  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
1327  * pixel.
1328  */
1329 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
1330 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
1331 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
1332 /*
1333  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
1334  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
1335  * on.
1336  */
1337 #define   LVDS_A3_POWER_MASK            (3 << 6)
1338 #define   LVDS_A3_POWER_DOWN            (0 << 6)
1339 #define   LVDS_A3_POWER_UP              (3 << 6)
1340 /*
1341  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
1342  * is set.
1343  */
1344 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
1345 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
1346 #define   LVDS_CLKB_POWER_UP            (3 << 4)
1347 /*
1348  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
1349  * setting for whether we are in dual-channel mode.  The B3 pair will
1350  * additionally only be powered up when LVDS_A3_POWER_UP is set.
1351  */
1352 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
1353 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
1354 #define   LVDS_B0B3_POWER_UP            (3 << 2)
1355
1356 /* Video Data Island Packet control */
1357 #define VIDEO_DIP_DATA          0x61178
1358 #define VIDEO_DIP_CTL           0x61170
1359 #define   VIDEO_DIP_ENABLE              (1 << 31)
1360 #define   VIDEO_DIP_PORT_B              (1 << 29)
1361 #define   VIDEO_DIP_PORT_C              (2 << 29)
1362 #define   VIDEO_DIP_ENABLE_AVI          (1 << 21)
1363 #define   VIDEO_DIP_ENABLE_VENDOR       (2 << 21)
1364 #define   VIDEO_DIP_ENABLE_SPD          (8 << 21)
1365 #define   VIDEO_DIP_SELECT_AVI          (0 << 19)
1366 #define   VIDEO_DIP_SELECT_VENDOR       (1 << 19)
1367 #define   VIDEO_DIP_SELECT_SPD          (3 << 19)
1368 #define   VIDEO_DIP_FREQ_ONCE           (0 << 16)
1369 #define   VIDEO_DIP_FREQ_VSYNC          (1 << 16)
1370 #define   VIDEO_DIP_FREQ_2VSYNC         (2 << 16)
1371
1372 /* Panel power sequencing */
1373 #define PP_STATUS       0x61200
1374 #define   PP_ON         (1 << 31)
1375 /*
1376  * Indicates that all dependencies of the panel are on:
1377  *
1378  * - PLL enabled
1379  * - pipe enabled
1380  * - LVDS/DVOB/DVOC on
1381  */
1382 #define   PP_READY              (1 << 30)
1383 #define   PP_SEQUENCE_NONE      (0 << 28)
1384 #define   PP_SEQUENCE_ON        (1 << 28)
1385 #define   PP_SEQUENCE_OFF       (2 << 28)
1386 #define   PP_SEQUENCE_MASK      0x30000000
1387 #define   PP_CYCLE_DELAY_ACTIVE (1 << 27)
1388 #define   PP_SEQUENCE_STATE_ON_IDLE (1 << 3)
1389 #define   PP_SEQUENCE_STATE_MASK 0x0000000f
1390 #define PP_CONTROL      0x61204
1391 #define   POWER_TARGET_ON       (1 << 0)
1392 #define PP_ON_DELAYS    0x61208
1393 #define PP_OFF_DELAYS   0x6120c
1394 #define PP_DIVISOR      0x61210
1395
1396 /* Panel fitting */
1397 #define PFIT_CONTROL    0x61230
1398 #define   PFIT_ENABLE           (1 << 31)
1399 #define   PFIT_PIPE_MASK        (3 << 29)
1400 #define   PFIT_PIPE_SHIFT       29
1401 #define   VERT_INTERP_DISABLE   (0 << 10)
1402 #define   VERT_INTERP_BILINEAR  (1 << 10)
1403 #define   VERT_INTERP_MASK      (3 << 10)
1404 #define   VERT_AUTO_SCALE       (1 << 9)
1405 #define   HORIZ_INTERP_DISABLE  (0 << 6)
1406 #define   HORIZ_INTERP_BILINEAR (1 << 6)
1407 #define   HORIZ_INTERP_MASK     (3 << 6)
1408 #define   HORIZ_AUTO_SCALE      (1 << 5)
1409 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
1410 #define   PFIT_FILTER_FUZZY     (0 << 24)
1411 #define   PFIT_SCALING_AUTO     (0 << 26)
1412 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
1413 #define   PFIT_SCALING_PILLAR   (2 << 26)
1414 #define   PFIT_SCALING_LETTER   (3 << 26)
1415 #define PFIT_PGM_RATIOS 0x61234
1416 #define   PFIT_VERT_SCALE_MASK                  0xfff00000
1417 #define   PFIT_HORIZ_SCALE_MASK                 0x0000fff0
1418 /* Pre-965 */
1419 #define         PFIT_VERT_SCALE_SHIFT           20
1420 #define         PFIT_VERT_SCALE_MASK            0xfff00000
1421 #define         PFIT_HORIZ_SCALE_SHIFT          4
1422 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
1423 /* 965+ */
1424 #define         PFIT_VERT_SCALE_SHIFT_965       16
1425 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
1426 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
1427 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
1428
1429 #define PFIT_AUTO_RATIOS 0x61238
1430
1431 /* Backlight control */
1432 #define BLC_PWM_CTL             0x61254
1433 #define   BACKLIGHT_MODULATION_FREQ_SHIFT               (17)
1434 #define BLC_PWM_CTL2            0x61250 /* 965+ only */
1435 #define   BLM_COMBINATION_MODE (1 << 30)
1436 /*
1437  * This is the most significant 15 bits of the number of backlight cycles in a
1438  * complete cycle of the modulated backlight control.
1439  *
1440  * The actual value is this field multiplied by two.
1441  */
1442 #define   BACKLIGHT_MODULATION_FREQ_MASK                (0x7fff << 17)
1443 #define   BLM_LEGACY_MODE                               (1 << 16)
1444 /*
1445  * This is the number of cycles out of the backlight modulation cycle for which
1446  * the backlight is on.
1447  *
1448  * This field must be no greater than the number of cycles in the complete
1449  * backlight modulation cycle.
1450  */
1451 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
1452 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
1453
1454 #define BLC_HIST_CTL            0x61260
1455
1456 /* TV port control */
1457 #define TV_CTL                  0x68000
1458 /** Enables the TV encoder */
1459 # define TV_ENC_ENABLE                  (1 << 31)
1460 /** Sources the TV encoder input from pipe B instead of A. */
1461 # define TV_ENC_PIPEB_SELECT            (1 << 30)
1462 /** Outputs composite video (DAC A only) */
1463 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
1464 /** Outputs SVideo video (DAC B/C) */
1465 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
1466 /** Outputs Component video (DAC A/B/C) */
1467 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
1468 /** Outputs Composite and SVideo (DAC A/B/C) */
1469 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
1470 # define TV_TRILEVEL_SYNC               (1 << 21)
1471 /** Enables slow sync generation (945GM only) */
1472 # define TV_SLOW_SYNC                   (1 << 20)
1473 /** Selects 4x oversampling for 480i and 576p */
1474 # define TV_OVERSAMPLE_4X               (0 << 18)
1475 /** Selects 2x oversampling for 720p and 1080i */
1476 # define TV_OVERSAMPLE_2X               (1 << 18)
1477 /** Selects no oversampling for 1080p */
1478 # define TV_OVERSAMPLE_NONE             (2 << 18)
1479 /** Selects 8x oversampling */
1480 # define TV_OVERSAMPLE_8X               (3 << 18)
1481 /** Selects progressive mode rather than interlaced */
1482 # define TV_PROGRESSIVE                 (1 << 17)
1483 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
1484 # define TV_PAL_BURST                   (1 << 16)
1485 /** Field for setting delay of Y compared to C */
1486 # define TV_YC_SKEW_MASK                (7 << 12)
1487 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
1488 # define TV_ENC_SDP_FIX                 (1 << 11)
1489 /**
1490  * Enables a fix for the 915GM only.
1491  *
1492  * Not sure what it does.
1493  */
1494 # define TV_ENC_C0_FIX                  (1 << 10)
1495 /** Bits that must be preserved by software */
1496 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
1497 # define TV_FUSE_STATE_MASK             (3 << 4)
1498 /** Read-only state that reports all features enabled */
1499 # define TV_FUSE_STATE_ENABLED          (0 << 4)
1500 /** Read-only state that reports that Macrovision is disabled in hardware*/
1501 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
1502 /** Read-only state that reports that TV-out is disabled in hardware. */
1503 # define TV_FUSE_STATE_DISABLED         (2 << 4)
1504 /** Normal operation */
1505 # define TV_TEST_MODE_NORMAL            (0 << 0)
1506 /** Encoder test pattern 1 - combo pattern */
1507 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
1508 /** Encoder test pattern 2 - full screen vertical 75% color bars */
1509 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
1510 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
1511 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
1512 /** Encoder test pattern 4 - random noise */
1513 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
1514 /** Encoder test pattern 5 - linear color ramps */
1515 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
1516 /**
1517  * This test mode forces the DACs to 50% of full output.
1518  *
1519  * This is used for load detection in combination with TVDAC_SENSE_MASK
1520  */
1521 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
1522 # define TV_TEST_MODE_MASK              (7 << 0)
1523
1524 #define TV_DAC                  0x68004
1525 # define TV_DAC_SAVE            0x00ffff00
1526 /**
1527  * Reports that DAC state change logic has reported change (RO).
1528  *
1529  * This gets cleared when TV_DAC_STATE_EN is cleared
1530 */
1531 # define TVDAC_STATE_CHG                (1 << 31)
1532 # define TVDAC_SENSE_MASK               (7 << 28)
1533 /** Reports that DAC A voltage is above the detect threshold */
1534 # define TVDAC_A_SENSE                  (1 << 30)
1535 /** Reports that DAC B voltage is above the detect threshold */
1536 # define TVDAC_B_SENSE                  (1 << 29)
1537 /** Reports that DAC C voltage is above the detect threshold */
1538 # define TVDAC_C_SENSE                  (1 << 28)
1539 /**
1540  * Enables DAC state detection logic, for load-based TV detection.
1541  *
1542  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
1543  * to off, for load detection to work.
1544  */
1545 # define TVDAC_STATE_CHG_EN             (1 << 27)
1546 /** Sets the DAC A sense value to high */
1547 # define TVDAC_A_SENSE_CTL              (1 << 26)
1548 /** Sets the DAC B sense value to high */
1549 # define TVDAC_B_SENSE_CTL              (1 << 25)
1550 /** Sets the DAC C sense value to high */
1551 # define TVDAC_C_SENSE_CTL              (1 << 24)
1552 /** Overrides the ENC_ENABLE and DAC voltage levels */
1553 # define DAC_CTL_OVERRIDE               (1 << 7)
1554 /** Sets the slew rate.  Must be preserved in software */
1555 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
1556 # define DAC_A_1_3_V                    (0 << 4)
1557 # define DAC_A_1_1_V                    (1 << 4)
1558 # define DAC_A_0_7_V                    (2 << 4)
1559 # define DAC_A_MASK                     (3 << 4)
1560 # define DAC_B_1_3_V                    (0 << 2)
1561 # define DAC_B_1_1_V                    (1 << 2)
1562 # define DAC_B_0_7_V                    (2 << 2)
1563 # define DAC_B_MASK                     (3 << 2)
1564 # define DAC_C_1_3_V                    (0 << 0)
1565 # define DAC_C_1_1_V                    (1 << 0)
1566 # define DAC_C_0_7_V                    (2 << 0)
1567 # define DAC_C_MASK                     (3 << 0)
1568
1569 /**
1570  * CSC coefficients are stored in a floating point format with 9 bits of
1571  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
1572  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
1573  * -1 (0x3) being the only legal negative value.
1574  */
1575 #define TV_CSC_Y                0x68010
1576 # define TV_RY_MASK                     0x07ff0000
1577 # define TV_RY_SHIFT                    16
1578 # define TV_GY_MASK                     0x00000fff
1579 # define TV_GY_SHIFT                    0
1580
1581 #define TV_CSC_Y2               0x68014
1582 # define TV_BY_MASK                     0x07ff0000
1583 # define TV_BY_SHIFT                    16
1584 /**
1585  * Y attenuation for component video.
1586  *
1587  * Stored in 1.9 fixed point.
1588  */
1589 # define TV_AY_MASK                     0x000003ff
1590 # define TV_AY_SHIFT                    0
1591
1592 #define TV_CSC_U                0x68018
1593 # define TV_RU_MASK                     0x07ff0000
1594 # define TV_RU_SHIFT                    16
1595 # define TV_GU_MASK                     0x000007ff
1596 # define TV_GU_SHIFT                    0
1597
1598 #define TV_CSC_U2               0x6801c
1599 # define TV_BU_MASK                     0x07ff0000
1600 # define TV_BU_SHIFT                    16
1601 /**
1602  * U attenuation for component video.
1603  *
1604  * Stored in 1.9 fixed point.
1605  */
1606 # define TV_AU_MASK                     0x000003ff
1607 # define TV_AU_SHIFT                    0
1608
1609 #define TV_CSC_V                0x68020
1610 # define TV_RV_MASK                     0x0fff0000
1611 # define TV_RV_SHIFT                    16
1612 # define TV_GV_MASK                     0x000007ff
1613 # define TV_GV_SHIFT                    0
1614
1615 #define TV_CSC_V2               0x68024
1616 # define TV_BV_MASK                     0x07ff0000
1617 # define TV_BV_SHIFT                    16
1618 /**
1619  * V attenuation for component video.
1620  *
1621  * Stored in 1.9 fixed point.
1622  */
1623 # define TV_AV_MASK                     0x000007ff
1624 # define TV_AV_SHIFT                    0
1625
1626 #define TV_CLR_KNOBS            0x68028
1627 /** 2s-complement brightness adjustment */
1628 # define TV_BRIGHTNESS_MASK             0xff000000
1629 # define TV_BRIGHTNESS_SHIFT            24
1630 /** Contrast adjustment, as a 2.6 unsigned floating point number */
1631 # define TV_CONTRAST_MASK               0x00ff0000
1632 # define TV_CONTRAST_SHIFT              16
1633 /** Saturation adjustment, as a 2.6 unsigned floating point number */
1634 # define TV_SATURATION_MASK             0x0000ff00
1635 # define TV_SATURATION_SHIFT            8
1636 /** Hue adjustment, as an integer phase angle in degrees */
1637 # define TV_HUE_MASK                    0x000000ff
1638 # define TV_HUE_SHIFT                   0
1639
1640 #define TV_CLR_LEVEL            0x6802c
1641 /** Controls the DAC level for black */
1642 # define TV_BLACK_LEVEL_MASK            0x01ff0000
1643 # define TV_BLACK_LEVEL_SHIFT           16
1644 /** Controls the DAC level for blanking */
1645 # define TV_BLANK_LEVEL_MASK            0x000001ff
1646 # define TV_BLANK_LEVEL_SHIFT           0
1647
1648 #define TV_H_CTL_1              0x68030
1649 /** Number of pixels in the hsync. */
1650 # define TV_HSYNC_END_MASK              0x1fff0000
1651 # define TV_HSYNC_END_SHIFT             16
1652 /** Total number of pixels minus one in the line (display and blanking). */
1653 # define TV_HTOTAL_MASK                 0x00001fff
1654 # define TV_HTOTAL_SHIFT                0
1655
1656 #define TV_H_CTL_2              0x68034
1657 /** Enables the colorburst (needed for non-component color) */
1658 # define TV_BURST_ENA                   (1 << 31)
1659 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
1660 # define TV_HBURST_START_SHIFT          16
1661 # define TV_HBURST_START_MASK           0x1fff0000
1662 /** Length of the colorburst */
1663 # define TV_HBURST_LEN_SHIFT            0
1664 # define TV_HBURST_LEN_MASK             0x0001fff
1665
1666 #define TV_H_CTL_3              0x68038
1667 /** End of hblank, measured in pixels minus one from start of hsync */
1668 # define TV_HBLANK_END_SHIFT            16
1669 # define TV_HBLANK_END_MASK             0x1fff0000
1670 /** Start of hblank, measured in pixels minus one from start of hsync */
1671 # define TV_HBLANK_START_SHIFT          0
1672 # define TV_HBLANK_START_MASK           0x0001fff
1673
1674 #define TV_V_CTL_1              0x6803c
1675 /** XXX */
1676 # define TV_NBR_END_SHIFT               16
1677 # define TV_NBR_END_MASK                0x07ff0000
1678 /** XXX */
1679 # define TV_VI_END_F1_SHIFT             8
1680 # define TV_VI_END_F1_MASK              0x00003f00
1681 /** XXX */
1682 # define TV_VI_END_F2_SHIFT             0
1683 # define TV_VI_END_F2_MASK              0x0000003f
1684
1685 #define TV_V_CTL_2              0x68040
1686 /** Length of vsync, in half lines */
1687 # define TV_VSYNC_LEN_MASK              0x07ff0000
1688 # define TV_VSYNC_LEN_SHIFT             16
1689 /** Offset of the start of vsync in field 1, measured in one less than the
1690  * number of half lines.
1691  */
1692 # define TV_VSYNC_START_F1_MASK         0x00007f00
1693 # define TV_VSYNC_START_F1_SHIFT        8
1694 /**
1695  * Offset of the start of vsync in field 2, measured in one less than the
1696  * number of half lines.
1697  */
1698 # define TV_VSYNC_START_F2_MASK         0x0000007f
1699 # define TV_VSYNC_START_F2_SHIFT        0
1700
1701 #define TV_V_CTL_3              0x68044
1702 /** Enables generation of the equalization signal */
1703 # define TV_EQUAL_ENA                   (1 << 31)
1704 /** Length of vsync, in half lines */
1705 # define TV_VEQ_LEN_MASK                0x007f0000
1706 # define TV_VEQ_LEN_SHIFT               16
1707 /** Offset of the start of equalization in field 1, measured in one less than
1708  * the number of half lines.
1709  */
1710 # define TV_VEQ_START_F1_MASK           0x0007f00
1711 # define TV_VEQ_START_F1_SHIFT          8
1712 /**
1713  * Offset of the start of equalization in field 2, measured in one less than
1714  * the number of half lines.
1715  */
1716 # define TV_VEQ_START_F2_MASK           0x000007f
1717 # define TV_VEQ_START_F2_SHIFT          0
1718
1719 #define TV_V_CTL_4              0x68048
1720 /**
1721  * Offset to start of vertical colorburst, measured in one less than the
1722  * number of lines from vertical start.
1723  */
1724 # define TV_VBURST_START_F1_MASK        0x003f0000
1725 # define TV_VBURST_START_F1_SHIFT       16
1726 /**
1727  * Offset to the end of vertical colorburst, measured in one less than the
1728  * number of lines from the start of NBR.
1729  */
1730 # define TV_VBURST_END_F1_MASK          0x000000ff
1731 # define TV_VBURST_END_F1_SHIFT         0
1732
1733 #define TV_V_CTL_5              0x6804c
1734 /**
1735  * Offset to start of vertical colorburst, measured in one less than the
1736  * number of lines from vertical start.
1737  */
1738 # define TV_VBURST_START_F2_MASK        0x003f0000
1739 # define TV_VBURST_START_F2_SHIFT       16
1740 /**
1741  * Offset to the end of vertical colorburst, measured in one less than the
1742  * number of lines from the start of NBR.
1743  */
1744 # define TV_VBURST_END_F2_MASK          0x000000ff
1745 # define TV_VBURST_END_F2_SHIFT         0
1746
1747 #define TV_V_CTL_6              0x68050
1748 /**
1749  * Offset to start of vertical colorburst, measured in one less than the
1750  * number of lines from vertical start.
1751  */
1752 # define TV_VBURST_START_F3_MASK        0x003f0000
1753 # define TV_VBURST_START_F3_SHIFT       16
1754 /**
1755  * Offset to the end of vertical colorburst, measured in one less than the
1756  * number of lines from the start of NBR.
1757  */
1758 # define TV_VBURST_END_F3_MASK          0x000000ff
1759 # define TV_VBURST_END_F3_SHIFT         0
1760
1761 #define TV_V_CTL_7              0x68054
1762 /**
1763  * Offset to start of vertical colorburst, measured in one less than the
1764  * number of lines from vertical start.
1765  */
1766 # define TV_VBURST_START_F4_MASK        0x003f0000
1767 # define TV_VBURST_START_F4_SHIFT       16
1768 /**
1769  * Offset to the end of vertical colorburst, measured in one less than the
1770  * number of lines from the start of NBR.
1771  */
1772 # define TV_VBURST_END_F4_MASK          0x000000ff
1773 # define TV_VBURST_END_F4_SHIFT         0
1774
1775 #define TV_SC_CTL_1             0x68060
1776 /** Turns on the first subcarrier phase generation DDA */
1777 # define TV_SC_DDA1_EN                  (1 << 31)
1778 /** Turns on the first subcarrier phase generation DDA */
1779 # define TV_SC_DDA2_EN                  (1 << 30)
1780 /** Turns on the first subcarrier phase generation DDA */
1781 # define TV_SC_DDA3_EN                  (1 << 29)
1782 /** Sets the subcarrier DDA to reset frequency every other field */
1783 # define TV_SC_RESET_EVERY_2            (0 << 24)
1784 /** Sets the subcarrier DDA to reset frequency every fourth field */
1785 # define TV_SC_RESET_EVERY_4            (1 << 24)
1786 /** Sets the subcarrier DDA to reset frequency every eighth field */
1787 # define TV_SC_RESET_EVERY_8            (2 << 24)
1788 /** Sets the subcarrier DDA to never reset the frequency */
1789 # define TV_SC_RESET_NEVER              (3 << 24)
1790 /** Sets the peak amplitude of the colorburst.*/
1791 # define TV_BURST_LEVEL_MASK            0x00ff0000
1792 # define TV_BURST_LEVEL_SHIFT           16
1793 /** Sets the increment of the first subcarrier phase generation DDA */
1794 # define TV_SCDDA1_INC_MASK             0x00000fff
1795 # define TV_SCDDA1_INC_SHIFT            0
1796
1797 #define TV_SC_CTL_2             0x68064
1798 /** Sets the rollover for the second subcarrier phase generation DDA */
1799 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
1800 # define TV_SCDDA2_SIZE_SHIFT           16
1801 /** Sets the increent of the second subcarrier phase generation DDA */
1802 # define TV_SCDDA2_INC_MASK             0x00007fff
1803 # define TV_SCDDA2_INC_SHIFT            0
1804
1805 #define TV_SC_CTL_3             0x68068
1806 /** Sets the rollover for the third subcarrier phase generation DDA */
1807 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
1808 # define TV_SCDDA3_SIZE_SHIFT           16
1809 /** Sets the increent of the third subcarrier phase generation DDA */
1810 # define TV_SCDDA3_INC_MASK             0x00007fff
1811 # define TV_SCDDA3_INC_SHIFT            0
1812
1813 #define TV_WIN_POS              0x68070
1814 /** X coordinate of the display from the start of horizontal active */
1815 # define TV_XPOS_MASK                   0x1fff0000
1816 # define TV_XPOS_SHIFT                  16
1817 /** Y coordinate of the display from the start of vertical active (NBR) */
1818 # define TV_YPOS_MASK                   0x00000fff
1819 # define TV_YPOS_SHIFT                  0
1820
1821 #define TV_WIN_SIZE             0x68074
1822 /** Horizontal size of the display window, measured in pixels*/
1823 # define TV_XSIZE_MASK                  0x1fff0000
1824 # define TV_XSIZE_SHIFT                 16
1825 /**
1826  * Vertical size of the display window, measured in pixels.
1827  *
1828  * Must be even for interlaced modes.
1829  */
1830 # define TV_YSIZE_MASK                  0x00000fff
1831 # define TV_YSIZE_SHIFT                 0
1832
1833 #define TV_FILTER_CTL_1         0x68080
1834 /**
1835  * Enables automatic scaling calculation.
1836  *
1837  * If set, the rest of the registers are ignored, and the calculated values can
1838  * be read back from the register.
1839  */
1840 # define TV_AUTO_SCALE                  (1 << 31)
1841 /**
1842  * Disables the vertical filter.
1843  *
1844  * This is required on modes more than 1024 pixels wide */
1845 # define TV_V_FILTER_BYPASS             (1 << 29)
1846 /** Enables adaptive vertical filtering */
1847 # define TV_VADAPT                      (1 << 28)
1848 # define TV_VADAPT_MODE_MASK            (3 << 26)
1849 /** Selects the least adaptive vertical filtering mode */
1850 # define TV_VADAPT_MODE_LEAST           (0 << 26)
1851 /** Selects the moderately adaptive vertical filtering mode */
1852 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
1853 /** Selects the most adaptive vertical filtering mode */
1854 # define TV_VADAPT_MODE_MOST            (3 << 26)
1855 /**
1856  * Sets the horizontal scaling factor.
1857  *
1858  * This should be the fractional part of the horizontal scaling factor divided
1859  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
1860  *
1861  * (src width - 1) / ((oversample * dest width) - 1)
1862  */
1863 # define TV_HSCALE_FRAC_MASK            0x00003fff
1864 # define TV_HSCALE_FRAC_SHIFT           0
1865
1866 #define TV_FILTER_CTL_2         0x68084
1867 /**
1868  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1869  *
1870  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
1871  */
1872 # define TV_VSCALE_INT_MASK             0x00038000
1873 # define TV_VSCALE_INT_SHIFT            15
1874 /**
1875  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1876  *
1877  * \sa TV_VSCALE_INT_MASK
1878  */
1879 # define TV_VSCALE_FRAC_MASK            0x00007fff
1880 # define TV_VSCALE_FRAC_SHIFT           0
1881
1882 #define TV_FILTER_CTL_3         0x68088
1883 /**
1884  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1885  *
1886  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
1887  *
1888  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1889  */
1890 # define TV_VSCALE_IP_INT_MASK          0x00038000
1891 # define TV_VSCALE_IP_INT_SHIFT         15
1892 /**
1893  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1894  *
1895  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1896  *
1897  * \sa TV_VSCALE_IP_INT_MASK
1898  */
1899 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
1900 # define TV_VSCALE_IP_FRAC_SHIFT                0
1901
1902 #define TV_CC_CONTROL           0x68090
1903 # define TV_CC_ENABLE                   (1 << 31)
1904 /**
1905  * Specifies which field to send the CC data in.
1906  *
1907  * CC data is usually sent in field 0.
1908  */
1909 # define TV_CC_FID_MASK                 (1 << 27)
1910 # define TV_CC_FID_SHIFT                27
1911 /** Sets the horizontal position of the CC data.  Usually 135. */
1912 # define TV_CC_HOFF_MASK                0x03ff0000
1913 # define TV_CC_HOFF_SHIFT               16
1914 /** Sets the vertical position of the CC data.  Usually 21 */
1915 # define TV_CC_LINE_MASK                0x0000003f
1916 # define TV_CC_LINE_SHIFT               0
1917
1918 #define TV_CC_DATA              0x68094
1919 # define TV_CC_RDY                      (1 << 31)
1920 /** Second word of CC data to be transmitted. */
1921 # define TV_CC_DATA_2_MASK              0x007f0000
1922 # define TV_CC_DATA_2_SHIFT             16
1923 /** First word of CC data to be transmitted. */
1924 # define TV_CC_DATA_1_MASK              0x0000007f
1925 # define TV_CC_DATA_1_SHIFT             0
1926
1927 #define TV_H_LUMA_0             0x68100
1928 #define TV_H_LUMA_59            0x681ec
1929 #define TV_H_CHROMA_0           0x68200
1930 #define TV_H_CHROMA_59          0x682ec
1931 #define TV_V_LUMA_0             0x68300
1932 #define TV_V_LUMA_42            0x683a8
1933 #define TV_V_CHROMA_0           0x68400
1934 #define TV_V_CHROMA_42          0x684a8
1935
1936 /* Display Port */
1937 #define DP_A                            0x64000 /* eDP */
1938 #define DP_B                            0x64100
1939 #define DP_C                            0x64200
1940 #define DP_D                            0x64300
1941
1942 #define   DP_PORT_EN                    (1 << 31)
1943 #define   DP_PIPEB_SELECT               (1 << 30)
1944
1945 /* Link training mode - select a suitable mode for each stage */
1946 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
1947 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
1948 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
1949 #define   DP_LINK_TRAIN_OFF             (3 << 28)
1950 #define   DP_LINK_TRAIN_MASK            (3 << 28)
1951 #define   DP_LINK_TRAIN_SHIFT           28
1952
1953 /* CPT Link training mode */
1954 #define   DP_LINK_TRAIN_PAT_1_CPT       (0 << 8)
1955 #define   DP_LINK_TRAIN_PAT_2_CPT       (1 << 8)
1956 #define   DP_LINK_TRAIN_PAT_IDLE_CPT    (2 << 8)
1957 #define   DP_LINK_TRAIN_OFF_CPT         (3 << 8)
1958 #define   DP_LINK_TRAIN_MASK_CPT        (7 << 8)
1959 #define   DP_LINK_TRAIN_SHIFT_CPT       8
1960
1961 /* Signal voltages. These are mostly controlled by the other end */
1962 #define   DP_VOLTAGE_0_4                (0 << 25)
1963 #define   DP_VOLTAGE_0_6                (1 << 25)
1964 #define   DP_VOLTAGE_0_8                (2 << 25)
1965 #define   DP_VOLTAGE_1_2                (3 << 25)
1966 #define   DP_VOLTAGE_MASK               (7 << 25)
1967 #define   DP_VOLTAGE_SHIFT              25
1968
1969 /* Signal pre-emphasis levels, like voltages, the other end tells us what
1970  * they want
1971  */
1972 #define   DP_PRE_EMPHASIS_0             (0 << 22)
1973 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
1974 #define   DP_PRE_EMPHASIS_6             (2 << 22)
1975 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
1976 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
1977 #define   DP_PRE_EMPHASIS_SHIFT         22
1978
1979 /* How many wires to use. I guess 3 was too hard */
1980 #define   DP_PORT_WIDTH_1               (0 << 19)
1981 #define   DP_PORT_WIDTH_2               (1 << 19)
1982 #define   DP_PORT_WIDTH_4               (3 << 19)
1983 #define   DP_PORT_WIDTH_MASK            (7 << 19)
1984
1985 /* Mystic DPCD version 1.1 special mode */
1986 #define   DP_ENHANCED_FRAMING           (1 << 18)
1987
1988 /* eDP */
1989 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
1990 #define   DP_PLL_FREQ_160MHZ            (1 << 16)
1991 #define   DP_PLL_FREQ_MASK              (3 << 16)
1992
1993 /** locked once port is enabled */
1994 #define   DP_PORT_REVERSAL              (1 << 15)
1995
1996 /* eDP */
1997 #define   DP_PLL_ENABLE                 (1 << 14)
1998
1999 /** sends the clock on lane 15 of the PEG for debug */
2000 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
2001
2002 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
2003 #define   DP_SCRAMBLING_DISABLE_IRONLAKE        (1 << 7)
2004
2005 /** limit RGB values to avoid confusing TVs */
2006 #define   DP_COLOR_RANGE_16_235         (1 << 8)
2007
2008 /** Turn on the audio link */
2009 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
2010
2011 /** vs and hs sync polarity */
2012 #define   DP_SYNC_VS_HIGH               (1 << 4)
2013 #define   DP_SYNC_HS_HIGH               (1 << 3)
2014
2015 /** A fantasy */
2016 #define   DP_DETECTED                   (1 << 2)
2017
2018 /** The aux channel provides a way to talk to the
2019  * signal sink for DDC etc. Max packet size supported
2020  * is 20 bytes in each direction, hence the 5 fixed
2021  * data registers
2022  */
2023 #define DPA_AUX_CH_CTL                  0x64010
2024 #define DPA_AUX_CH_DATA1                0x64014
2025 #define DPA_AUX_CH_DATA2                0x64018
2026 #define DPA_AUX_CH_DATA3                0x6401c
2027 #define DPA_AUX_CH_DATA4                0x64020
2028 #define DPA_AUX_CH_DATA5                0x64024
2029
2030 #define DPB_AUX_CH_CTL                  0x64110
2031 #define DPB_AUX_CH_DATA1                0x64114
2032 #define DPB_AUX_CH_DATA2                0x64118
2033 #define DPB_AUX_CH_DATA3                0x6411c
2034 #define DPB_AUX_CH_DATA4                0x64120
2035 #define DPB_AUX_CH_DATA5                0x64124
2036
2037 #define DPC_AUX_CH_CTL                  0x64210
2038 #define DPC_AUX_CH_DATA1                0x64214
2039 #define DPC_AUX_CH_DATA2                0x64218
2040 #define DPC_AUX_CH_DATA3                0x6421c
2041 #define DPC_AUX_CH_DATA4                0x64220
2042 #define DPC_AUX_CH_DATA5                0x64224
2043
2044 #define DPD_AUX_CH_CTL                  0x64310
2045 #define DPD_AUX_CH_DATA1                0x64314
2046 #define DPD_AUX_CH_DATA2                0x64318
2047 #define DPD_AUX_CH_DATA3                0x6431c
2048 #define DPD_AUX_CH_DATA4                0x64320
2049 #define DPD_AUX_CH_DATA5                0x64324
2050
2051 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
2052 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
2053 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
2054 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
2055 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
2056 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
2057 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
2058 #define   DP_AUX_CH_CTL_TIME_OUT_1600us     (3 << 26)
2059 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
2060 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
2061 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
2062 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
2063 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
2064 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
2065 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
2066 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
2067 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
2068 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
2069 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
2070 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
2071 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
2072
2073 /*
2074  * Computing GMCH M and N values for the Display Port link
2075  *
2076  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
2077  *
2078  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
2079  *
2080  * The GMCH value is used internally
2081  *
2082  * bytes_per_pixel is the number of bytes coming out of the plane,
2083  * which is after the LUTs, so we want the bytes for our color format.
2084  * For our current usage, this is always 3, one byte for R, G and B.
2085  */
2086 #define PIPEA_GMCH_DATA_M                       0x70050
2087 #define PIPEB_GMCH_DATA_M                       0x71050
2088
2089 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
2090 #define   PIPE_GMCH_DATA_M_TU_SIZE_MASK         (0x3f << 25)
2091 #define   PIPE_GMCH_DATA_M_TU_SIZE_SHIFT        25
2092
2093 #define   PIPE_GMCH_DATA_M_MASK                 (0xffffff)
2094
2095 #define PIPEA_GMCH_DATA_N                       0x70054
2096 #define PIPEB_GMCH_DATA_N                       0x71054
2097 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
2098
2099 /*
2100  * Computing Link M and N values for the Display Port link
2101  *
2102  * Link M / N = pixel_clock / ls_clk
2103  *
2104  * (the DP spec calls pixel_clock the 'strm_clk')
2105  *
2106  * The Link value is transmitted in the Main Stream
2107  * Attributes and VB-ID.
2108  */
2109
2110 #define PIPEA_DP_LINK_M                         0x70060
2111 #define PIPEB_DP_LINK_M                         0x71060
2112 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
2113
2114 #define PIPEA_DP_LINK_N                         0x70064
2115 #define PIPEB_DP_LINK_N                         0x71064
2116 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
2117
2118 /* Display & cursor control */
2119
2120 /* Pipe A */
2121 #define PIPEADSL                0x70000
2122 #define   DSL_LINEMASK          0x00000fff
2123 #define PIPEACONF               0x70008
2124 #define   PIPECONF_ENABLE       (1<<31)
2125 #define   PIPECONF_DISABLE      0
2126 #define   PIPECONF_DOUBLE_WIDE  (1<<30)
2127 #define   I965_PIPECONF_ACTIVE  (1<<30)
2128 #define   PIPECONF_SINGLE_WIDE  0
2129 #define   PIPECONF_PIPE_UNLOCKED 0
2130 #define   PIPECONF_PIPE_LOCKED  (1<<25)
2131 #define   PIPECONF_PALETTE      0
2132 #define   PIPECONF_GAMMA                (1<<24)
2133 #define   PIPECONF_FORCE_BORDER (1<<25)
2134 #define   PIPECONF_PROGRESSIVE  (0 << 21)
2135 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
2136 #define   PIPECONF_INTERLACE_FIELD_0_ONLY               (7 << 21)
2137 #define   PIPECONF_CXSR_DOWNCLOCK       (1<<16)
2138 #define   PIPECONF_BPP_MASK     (0x000000e0)
2139 #define   PIPECONF_BPP_8        (0<<5)
2140 #define   PIPECONF_BPP_10       (1<<5)
2141 #define   PIPECONF_BPP_6        (2<<5)
2142 #define   PIPECONF_BPP_12       (3<<5)
2143 #define   PIPECONF_DITHER_EN    (1<<4)
2144 #define   PIPECONF_DITHER_TYPE_MASK (0x0000000c)
2145 #define   PIPECONF_DITHER_TYPE_SP (0<<2)
2146 #define   PIPECONF_DITHER_TYPE_ST1 (1<<2)
2147 #define   PIPECONF_DITHER_TYPE_ST2 (2<<2)
2148 #define   PIPECONF_DITHER_TYPE_TEMP (3<<2)
2149 #define PIPEASTAT               0x70024
2150 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
2151 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
2152 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
2153 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
2154 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
2155 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
2156 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
2157 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
2158 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
2159 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
2160 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
2161 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
2162 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
2163 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
2164 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
2165 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
2166 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
2167 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
2168 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
2169 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
2170 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
2171 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
2172 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
2173 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
2174 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
2175 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
2176 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
2177 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
2178 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
2179 #define   PIPE_BPC_MASK                         (7 << 5) /* Ironlake */
2180 #define   PIPE_8BPC                             (0 << 5)
2181 #define   PIPE_10BPC                            (1 << 5)
2182 #define   PIPE_6BPC                             (2 << 5)
2183 #define   PIPE_12BPC                            (3 << 5)
2184
2185 #define PIPECONF(pipe) _PIPE(pipe, PIPEACONF, PIPEBCONF)
2186 #define PIPEDSL(pipe)  _PIPE(pipe, PIPEADSL, PIPEBDSL)
2187
2188 #define DSPARB                  0x70030
2189 #define   DSPARB_CSTART_MASK    (0x7f << 7)
2190 #define   DSPARB_CSTART_SHIFT   7
2191 #define   DSPARB_BSTART_MASK    (0x7f)
2192 #define   DSPARB_BSTART_SHIFT   0
2193 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
2194 #define   DSPARB_AEND_SHIFT     0
2195
2196 #define DSPFW1                  0x70034
2197 #define   DSPFW_SR_SHIFT        23
2198 #define   DSPFW_SR_MASK         (0x1ff<<23)
2199 #define   DSPFW_CURSORB_SHIFT   16
2200 #define   DSPFW_CURSORB_MASK    (0x3f<<16)
2201 #define   DSPFW_PLANEB_SHIFT    8
2202 #define   DSPFW_PLANEB_MASK     (0x7f<<8)
2203 #define   DSPFW_PLANEA_MASK     (0x7f)
2204 #define DSPFW2                  0x70038
2205 #define   DSPFW_CURSORA_MASK    0x00003f00
2206 #define   DSPFW_CURSORA_SHIFT   8
2207 #define   DSPFW_PLANEC_MASK     (0x7f)
2208 #define DSPFW3                  0x7003c
2209 #define   DSPFW_HPLL_SR_EN      (1<<31)
2210 #define   DSPFW_CURSOR_SR_SHIFT 24
2211 #define   PINEVIEW_SELF_REFRESH_EN      (1<<30)
2212 #define   DSPFW_CURSOR_SR_MASK          (0x3f<<24)
2213 #define   DSPFW_HPLL_CURSOR_SHIFT       16
2214 #define   DSPFW_HPLL_CURSOR_MASK        (0x3f<<16)
2215 #define   DSPFW_HPLL_SR_MASK            (0x1ff)
2216
2217 /* FIFO watermark sizes etc */
2218 #define G4X_FIFO_LINE_SIZE      64
2219 #define I915_FIFO_LINE_SIZE     64
2220 #define I830_FIFO_LINE_SIZE     32
2221
2222 #define G4X_FIFO_SIZE           127
2223 #define I965_FIFO_SIZE          512
2224 #define I945_FIFO_SIZE          127
2225 #define I915_FIFO_SIZE          95
2226 #define I855GM_FIFO_SIZE        127 /* In cachelines */
2227 #define I830_FIFO_SIZE          95
2228
2229 #define G4X_MAX_WM              0x3f
2230 #define I915_MAX_WM             0x3f
2231
2232 #define PINEVIEW_DISPLAY_FIFO   512 /* in 64byte unit */
2233 #define PINEVIEW_FIFO_LINE_SIZE 64
2234 #define PINEVIEW_MAX_WM         0x1ff
2235 #define PINEVIEW_DFT_WM         0x3f
2236 #define PINEVIEW_DFT_HPLLOFF_WM 0
2237 #define PINEVIEW_GUARD_WM               10
2238 #define PINEVIEW_CURSOR_FIFO            64
2239 #define PINEVIEW_CURSOR_MAX_WM  0x3f
2240 #define PINEVIEW_CURSOR_DFT_WM  0
2241 #define PINEVIEW_CURSOR_GUARD_WM        5
2242
2243 #define I965_CURSOR_FIFO        64
2244 #define I965_CURSOR_MAX_WM      32
2245 #define I965_CURSOR_DFT_WM      8
2246
2247 /* define the Watermark register on Ironlake */
2248 #define WM0_PIPEA_ILK           0x45100
2249 #define  WM0_PIPE_PLANE_MASK    (0x7f<<16)
2250 #define  WM0_PIPE_PLANE_SHIFT   16
2251 #define  WM0_PIPE_SPRITE_MASK   (0x3f<<8)
2252 #define  WM0_PIPE_SPRITE_SHIFT  8
2253 #define  WM0_PIPE_CURSOR_MASK   (0x1f)
2254
2255 #define WM0_PIPEB_ILK           0x45104
2256 #define WM1_LP_ILK              0x45108
2257 #define  WM1_LP_SR_EN           (1<<31)
2258 #define  WM1_LP_LATENCY_SHIFT   24
2259 #define  WM1_LP_LATENCY_MASK    (0x7f<<24)
2260 #define  WM1_LP_FBC_MASK        (0xf<<20)
2261 #define  WM1_LP_FBC_SHIFT       20
2262 #define  WM1_LP_SR_MASK         (0x1ff<<8)
2263 #define  WM1_LP_SR_SHIFT        8
2264 #define  WM1_LP_CURSOR_MASK     (0x3f)
2265 #define WM2_LP_ILK              0x4510c
2266 #define  WM2_LP_EN              (1<<31)
2267 #define WM3_LP_ILK              0x45110
2268 #define  WM3_LP_EN              (1<<31)
2269 #define WM1S_LP_ILK             0x45120
2270 #define  WM1S_LP_EN             (1<<31)
2271
2272 /* Memory latency timer register */
2273 #define MLTR_ILK                0x11222
2274 /* the unit of memory self-refresh latency time is 0.5us */
2275 #define  ILK_SRLT_MASK          0x3f
2276
2277 /* define the fifo size on Ironlake */
2278 #define ILK_DISPLAY_FIFO        128
2279 #define ILK_DISPLAY_MAXWM       64
2280 #define ILK_DISPLAY_DFTWM       8
2281 #define ILK_CURSOR_FIFO         32
2282 #define ILK_CURSOR_MAXWM        16
2283 #define ILK_CURSOR_DFTWM        8
2284
2285 #define ILK_DISPLAY_SR_FIFO     512
2286 #define ILK_DISPLAY_MAX_SRWM    0x1ff
2287 #define ILK_DISPLAY_DFT_SRWM    0x3f
2288 #define ILK_CURSOR_SR_FIFO      64
2289 #define ILK_CURSOR_MAX_SRWM     0x3f
2290 #define ILK_CURSOR_DFT_SRWM     8
2291
2292 #define ILK_FIFO_LINE_SIZE      64
2293
2294 /*
2295  * The two pipe frame counter registers are not synchronized, so
2296  * reading a stable value is somewhat tricky. The following code
2297  * should work:
2298  *
2299  *  do {
2300  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
2301  *             PIPE_FRAME_HIGH_SHIFT;
2302  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
2303  *             PIPE_FRAME_LOW_SHIFT);
2304  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
2305  *             PIPE_FRAME_HIGH_SHIFT);
2306  *  } while (high1 != high2);
2307  *  frame = (high1 << 8) | low1;
2308  */
2309 #define PIPEAFRAMEHIGH          0x70040
2310 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
2311 #define   PIPE_FRAME_HIGH_SHIFT   0
2312 #define PIPEAFRAMEPIXEL         0x70044
2313 #define   PIPE_FRAME_LOW_MASK     0xff000000
2314 #define   PIPE_FRAME_LOW_SHIFT    24
2315 #define   PIPE_PIXEL_MASK         0x00ffffff
2316 #define   PIPE_PIXEL_SHIFT        0
2317 /* GM45+ just has to be different */
2318 #define PIPEA_FRMCOUNT_GM45     0x70040
2319 #define PIPEA_FLIPCOUNT_GM45    0x70044
2320
2321 /* Cursor A & B regs */
2322 #define CURACNTR                0x70080
2323 /* Old style CUR*CNTR flags (desktop 8xx) */
2324 #define   CURSOR_ENABLE         0x80000000
2325 #define   CURSOR_GAMMA_ENABLE   0x40000000
2326 #define   CURSOR_STRIDE_MASK    0x30000000
2327 #define   CURSOR_FORMAT_SHIFT   24
2328 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
2329 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
2330 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
2331 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
2332 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
2333 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
2334 /* New style CUR*CNTR flags */
2335 #define   CURSOR_MODE           0x27
2336 #define   CURSOR_MODE_DISABLE   0x00
2337 #define   CURSOR_MODE_64_32B_AX 0x07
2338 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
2339 #define   MCURSOR_PIPE_SELECT   (1 << 28)
2340 #define   MCURSOR_PIPE_A        0x00
2341 #define   MCURSOR_PIPE_B        (1 << 28)
2342 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
2343 #define CURABASE                0x70084
2344 #define CURAPOS                 0x70088
2345 #define   CURSOR_POS_MASK       0x007FF
2346 #define   CURSOR_POS_SIGN       0x8000
2347 #define   CURSOR_X_SHIFT        0
2348 #define   CURSOR_Y_SHIFT        16
2349 #define CURSIZE                 0x700a0
2350 #define CURBCNTR                0x700c0
2351 #define CURBBASE                0x700c4
2352 #define CURBPOS                 0x700c8
2353
2354 /* Display A control */
2355 #define DSPACNTR                0x70180
2356 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
2357 #define   DISPLAY_PLANE_DISABLE                 0
2358 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
2359 #define   DISPPLANE_GAMMA_DISABLE               0
2360 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
2361 #define   DISPPLANE_8BPP                        (0x2<<26)
2362 #define   DISPPLANE_15_16BPP                    (0x4<<26)
2363 #define   DISPPLANE_16BPP                       (0x5<<26)
2364 #define   DISPPLANE_32BPP_NO_ALPHA              (0x6<<26)
2365 #define   DISPPLANE_32BPP                       (0x7<<26)
2366 #define   DISPPLANE_32BPP_30BIT_NO_ALPHA        (0xa<<26)
2367 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
2368 #define   DISPPLANE_STEREO_DISABLE              0
2369 #define   DISPPLANE_SEL_PIPE_MASK               (1<<24)
2370 #define   DISPPLANE_SEL_PIPE_A                  0
2371 #define   DISPPLANE_SEL_PIPE_B                  (1<<24)
2372 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
2373 #define   DISPPLANE_SRC_KEY_DISABLE             0
2374 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
2375 #define   DISPPLANE_NO_LINE_DOUBLE              0
2376 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
2377 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
2378 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1<<14) /* Ironlake */
2379 #define   DISPPLANE_TILED                       (1<<10)
2380 #define DSPAADDR                0x70184
2381 #define DSPASTRIDE              0x70188
2382 #define DSPAPOS                 0x7018C /* reserved */
2383 #define DSPASIZE                0x70190
2384 #define DSPASURF                0x7019C /* 965+ only */
2385 #define DSPATILEOFF             0x701A4 /* 965+ only */
2386
2387 #define DSPCNTR(plane) _PIPE(plane, DSPACNTR, DSPBCNTR)
2388 #define DSPADDR(plane) _PIPE(plane, DSPAADDR, DSPBADDR)
2389 #define DSPSTRIDE(plane) _PIPE(plane, DSPASTRIDE, DSPBSTRIDE)
2390 #define DSPPOS(plane) _PIPE(plane, DSPAPOS, DSPBPOS)
2391 #define DSPSIZE(plane) _PIPE(plane, DSPASIZE, DSPBSIZE)
2392 #define DSPSURF(plane) _PIPE(plane, DSPASURF, DSPBSURF)
2393 #define DSPTILEOFF(plane) _PIPE(plane, DSPATILEOFF, DSPBTILEOFF)
2394
2395 /* VBIOS flags */
2396 #define SWF00                   0x71410
2397 #define SWF01                   0x71414
2398 #define SWF02                   0x71418
2399 #define SWF03                   0x7141c
2400 #define SWF04                   0x71420
2401 #define SWF05                   0x71424
2402 #define SWF06                   0x71428
2403 #define SWF10                   0x70410
2404 #define SWF11                   0x70414
2405 #define SWF14                   0x71420
2406 #define SWF30                   0x72414
2407 #define SWF31                   0x72418
2408 #define SWF32                   0x7241c
2409
2410 /* Pipe B */
2411 #define PIPEBDSL                0x71000
2412 #define PIPEBCONF               0x71008
2413 #define PIPEBSTAT               0x71024
2414 #define PIPEBFRAMEHIGH          0x71040
2415 #define PIPEBFRAMEPIXEL         0x71044
2416 #define PIPEB_FRMCOUNT_GM45     0x71040
2417 #define PIPEB_FLIPCOUNT_GM45    0x71044
2418
2419
2420 /* Display B control */
2421 #define DSPBCNTR                0x71180
2422 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
2423 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
2424 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
2425 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
2426 #define DSPBADDR                0x71184
2427 #define DSPBSTRIDE              0x71188
2428 #define DSPBPOS                 0x7118C
2429 #define DSPBSIZE                0x71190
2430 #define DSPBSURF                0x7119C
2431 #define DSPBTILEOFF             0x711A4
2432
2433 /* VBIOS regs */
2434 #define VGACNTRL                0x71400
2435 # define VGA_DISP_DISABLE                       (1 << 31)
2436 # define VGA_2X_MODE                            (1 << 30)
2437 # define VGA_PIPE_B_SELECT                      (1 << 29)
2438
2439 /* Ironlake */
2440
2441 #define CPU_VGACNTRL    0x41000
2442
2443 #define DIGITAL_PORT_HOTPLUG_CNTRL      0x44030
2444 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
2445 #define  DIGITAL_PORTA_SHORT_PULSE_2MS          (0 << 2)
2446 #define  DIGITAL_PORTA_SHORT_PULSE_4_5MS        (1 << 2)
2447 #define  DIGITAL_PORTA_SHORT_PULSE_6MS          (2 << 2)
2448 #define  DIGITAL_PORTA_SHORT_PULSE_100MS        (3 << 2)
2449 #define  DIGITAL_PORTA_NO_DETECT                (0 << 0)
2450 #define  DIGITAL_PORTA_LONG_PULSE_DETECT_MASK   (1 << 1)
2451 #define  DIGITAL_PORTA_SHORT_PULSE_DETECT_MASK  (1 << 0)
2452
2453 /* refresh rate hardware control */
2454 #define RR_HW_CTL       0x45300
2455 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
2456 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
2457
2458 #define FDI_PLL_BIOS_0  0x46000
2459 #define  FDI_PLL_FB_CLOCK_MASK  0xff
2460 #define FDI_PLL_BIOS_1  0x46004
2461 #define FDI_PLL_BIOS_2  0x46008
2462 #define DISPLAY_PORT_PLL_BIOS_0         0x4600c
2463 #define DISPLAY_PORT_PLL_BIOS_1         0x46010
2464 #define DISPLAY_PORT_PLL_BIOS_2         0x46014
2465
2466 #define PCH_DSPCLK_GATE_D       0x42020
2467 # define DPFDUNIT_CLOCK_GATE_DISABLE            (1 << 7)
2468 # define DPARBUNIT_CLOCK_GATE_DISABLE           (1 << 5)
2469
2470 #define PCH_3DCGDIS0            0x46020
2471 # define MARIUNIT_CLOCK_GATE_DISABLE            (1 << 18)
2472 # define SVSMUNIT_CLOCK_GATE_DISABLE            (1 << 1)
2473
2474 #define FDI_PLL_FREQ_CTL        0x46030
2475 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1<<24)
2476 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
2477 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
2478
2479
2480 #define PIPEA_DATA_M1           0x60030
2481 #define  TU_SIZE(x)             (((x)-1) << 25) /* default size 64 */
2482 #define  TU_SIZE_MASK           0x7e000000
2483 #define  PIPE_DATA_M1_OFFSET    0
2484 #define PIPEA_DATA_N1           0x60034
2485 #define  PIPE_DATA_N1_OFFSET    0
2486
2487 #define PIPEA_DATA_M2           0x60038
2488 #define  PIPE_DATA_M2_OFFSET    0
2489 #define PIPEA_DATA_N2           0x6003c
2490 #define  PIPE_DATA_N2_OFFSET    0
2491
2492 #define PIPEA_LINK_M1           0x60040
2493 #define  PIPE_LINK_M1_OFFSET    0
2494 #define PIPEA_LINK_N1           0x60044
2495 #define  PIPE_LINK_N1_OFFSET    0
2496
2497 #define PIPEA_LINK_M2           0x60048
2498 #define  PIPE_LINK_M2_OFFSET    0
2499 #define PIPEA_LINK_N2           0x6004c
2500 #define  PIPE_LINK_N2_OFFSET    0
2501
2502 /* PIPEB timing regs are same start from 0x61000 */
2503
2504 #define PIPEB_DATA_M1           0x61030
2505 #define PIPEB_DATA_N1           0x61034
2506
2507 #define PIPEB_DATA_M2           0x61038
2508 #define PIPEB_DATA_N2           0x6103c
2509
2510 #define PIPEB_LINK_M1           0x61040
2511 #define PIPEB_LINK_N1           0x61044
2512
2513 #define PIPEB_LINK_M2           0x61048
2514 #define PIPEB_LINK_N2           0x6104c
2515
2516 #define PIPE_DATA_M1(pipe) _PIPE(pipe, PIPEA_DATA_M1, PIPEB_DATA_M1)
2517 #define PIPE_DATA_N1(pipe) _PIPE(pipe, PIPEA_DATA_N1, PIPEB_DATA_N1)
2518 #define PIPE_DATA_M2(pipe) _PIPE(pipe, PIPEA_DATA_M2, PIPEB_DATA_M2)
2519 #define PIPE_DATA_N2(pipe) _PIPE(pipe, PIPEA_DATA_N2, PIPEB_DATA_N2)
2520 #define PIPE_LINK_M1(pipe) _PIPE(pipe, PIPEA_LINK_M1, PIPEB_LINK_M1)
2521 #define PIPE_LINK_N1(pipe) _PIPE(pipe, PIPEA_LINK_N1, PIPEB_LINK_N1)
2522 #define PIPE_LINK_M2(pipe) _PIPE(pipe, PIPEA_LINK_M2, PIPEB_LINK_M2)
2523 #define PIPE_LINK_N2(pipe) _PIPE(pipe, PIPEA_LINK_N2, PIPEB_LINK_N2)
2524
2525 /* CPU panel fitter */
2526 #define PFA_CTL_1               0x68080
2527 #define PFB_CTL_1               0x68880
2528 #define  PF_ENABLE              (1<<31)
2529 #define  PF_FILTER_MASK         (3<<23)
2530 #define  PF_FILTER_PROGRAMMED   (0<<23)
2531 #define  PF_FILTER_MED_3x3      (1<<23)
2532 #define  PF_FILTER_EDGE_ENHANCE (2<<23)
2533 #define  PF_FILTER_EDGE_SOFTEN  (3<<23)
2534 #define PFA_WIN_SZ              0x68074
2535 #define PFB_WIN_SZ              0x68874
2536 #define PFA_WIN_POS             0x68070
2537 #define PFB_WIN_POS             0x68870
2538
2539 /* legacy palette */
2540 #define LGC_PALETTE_A           0x4a000
2541 #define LGC_PALETTE_B           0x4a800
2542
2543 /* interrupts */
2544 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
2545 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
2546 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
2547 #define DE_PLANEB_FLIP_DONE     (1 << 27)
2548 #define DE_PLANEA_FLIP_DONE     (1 << 26)
2549 #define DE_PCU_EVENT            (1 << 25)
2550 #define DE_GTT_FAULT            (1 << 24)
2551 #define DE_POISON               (1 << 23)
2552 #define DE_PERFORM_COUNTER      (1 << 22)
2553 #define DE_PCH_EVENT            (1 << 21)
2554 #define DE_AUX_CHANNEL_A        (1 << 20)
2555 #define DE_DP_A_HOTPLUG         (1 << 19)
2556 #define DE_GSE                  (1 << 18)
2557 #define DE_PIPEB_VBLANK         (1 << 15)
2558 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
2559 #define DE_PIPEB_ODD_FIELD      (1 << 13)
2560 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
2561 #define DE_PIPEB_VSYNC          (1 << 11)
2562 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
2563 #define DE_PIPEA_VBLANK         (1 << 7)
2564 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
2565 #define DE_PIPEA_ODD_FIELD      (1 << 5)
2566 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
2567 #define DE_PIPEA_VSYNC          (1 << 3)
2568 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
2569
2570 #define DEISR   0x44000
2571 #define DEIMR   0x44004
2572 #define DEIIR   0x44008
2573 #define DEIER   0x4400c
2574
2575 /* GT interrupt */
2576 #define GT_PIPE_NOTIFY          (1 << 4)
2577 #define GT_SYNC_STATUS          (1 << 2)
2578 #define GT_USER_INTERRUPT       (1 << 0)
2579 #define GT_BSD_USER_INTERRUPT   (1 << 5)
2580 #define GT_GEN6_BSD_USER_INTERRUPT      (1 << 12)
2581 #define GT_BLT_USER_INTERRUPT   (1 << 22)
2582
2583 #define GTISR   0x44010
2584 #define GTIMR   0x44014
2585 #define GTIIR   0x44018
2586 #define GTIER   0x4401c
2587
2588 #define ILK_DISPLAY_CHICKEN2    0x42004
2589 #define  ILK_DPARB_GATE (1<<22)
2590 #define  ILK_VSDPFD_FULL        (1<<21)
2591 #define ILK_DSPCLK_GATE         0x42020
2592 #define  ILK_DPARB_CLK_GATE     (1<<5)
2593 /* According to spec this bit 7/8/9 of 0x42020 should be set to enable FBC */
2594 #define   ILK_CLK_FBC           (1<<7)
2595 #define   ILK_DPFC_DIS1         (1<<8)
2596 #define   ILK_DPFC_DIS2         (1<<9)
2597
2598 #define DISP_ARB_CTL    0x45000
2599 #define  DISP_TILE_SURFACE_SWIZZLING    (1<<13)
2600 #define  DISP_FBC_WM_DIS                (1<<15)
2601
2602 /* PCH */
2603
2604 /* south display engine interrupt */
2605 #define SDE_CRT_HOTPLUG         (1 << 11)
2606 #define SDE_PORTD_HOTPLUG       (1 << 10)
2607 #define SDE_PORTC_HOTPLUG       (1 << 9)
2608 #define SDE_PORTB_HOTPLUG       (1 << 8)
2609 #define SDE_SDVOB_HOTPLUG       (1 << 6)
2610 #define SDE_HOTPLUG_MASK        (0xf << 8)
2611 /* CPT */
2612 #define SDE_CRT_HOTPLUG_CPT     (1 << 19)
2613 #define SDE_PORTD_HOTPLUG_CPT   (1 << 23)
2614 #define SDE_PORTC_HOTPLUG_CPT   (1 << 22)
2615 #define SDE_PORTB_HOTPLUG_CPT   (1 << 21)
2616 #define SDE_HOTPLUG_MASK_CPT    (SDE_CRT_HOTPLUG_CPT |          \
2617                                  SDE_PORTD_HOTPLUG_CPT |        \
2618                                  SDE_PORTC_HOTPLUG_CPT |        \
2619                                  SDE_PORTB_HOTPLUG_CPT)
2620
2621 #define SDEISR  0xc4000
2622 #define SDEIMR  0xc4004
2623 #define SDEIIR  0xc4008
2624 #define SDEIER  0xc400c
2625
2626 /* digital port hotplug */
2627 #define PCH_PORT_HOTPLUG        0xc4030
2628 #define PORTD_HOTPLUG_ENABLE            (1 << 20)
2629 #define PORTD_PULSE_DURATION_2ms        (0)
2630 #define PORTD_PULSE_DURATION_4_5ms      (1 << 18)
2631 #define PORTD_PULSE_DURATION_6ms        (2 << 18)
2632 #define PORTD_PULSE_DURATION_100ms      (3 << 18)
2633 #define PORTD_HOTPLUG_NO_DETECT         (0)
2634 #define PORTD_HOTPLUG_SHORT_DETECT      (1 << 16)
2635 #define PORTD_HOTPLUG_LONG_DETECT       (1 << 17)
2636 #define PORTC_HOTPLUG_ENABLE            (1 << 12)
2637 #define PORTC_PULSE_DURATION_2ms        (0)
2638 #define PORTC_PULSE_DURATION_4_5ms      (1 << 10)
2639 #define PORTC_PULSE_DURATION_6ms        (2 << 10)
2640 #define PORTC_PULSE_DURATION_100ms      (3 << 10)
2641 #define PORTC_HOTPLUG_NO_DETECT         (0)
2642 #define PORTC_HOTPLUG_SHORT_DETECT      (1 << 8)
2643 #define PORTC_HOTPLUG_LONG_DETECT       (1 << 9)
2644 #define PORTB_HOTPLUG_ENABLE            (1 << 4)
2645 #define PORTB_PULSE_DURATION_2ms        (0)
2646 #define PORTB_PULSE_DURATION_4_5ms      (1 << 2)
2647 #define PORTB_PULSE_DURATION_6ms        (2 << 2)
2648 #define PORTB_PULSE_DURATION_100ms      (3 << 2)
2649 #define PORTB_HOTPLUG_NO_DETECT         (0)
2650 #define PORTB_HOTPLUG_SHORT_DETECT      (1 << 0)
2651 #define PORTB_HOTPLUG_LONG_DETECT       (1 << 1)
2652
2653 #define PCH_GPIOA               0xc5010
2654 #define PCH_GPIOB               0xc5014
2655 #define PCH_GPIOC               0xc5018
2656 #define PCH_GPIOD               0xc501c
2657 #define PCH_GPIOE               0xc5020
2658 #define PCH_GPIOF               0xc5024
2659
2660 #define PCH_GMBUS0              0xc5100
2661 #define PCH_GMBUS1              0xc5104
2662 #define PCH_GMBUS2              0xc5108
2663 #define PCH_GMBUS3              0xc510c
2664 #define PCH_GMBUS4              0xc5110
2665 #define PCH_GMBUS5              0xc5120
2666
2667 #define PCH_DPLL_A              0xc6014
2668 #define PCH_DPLL_B              0xc6018
2669 #define PCH_DPLL(pipe) _PIPE(pipe, PCH_DPLL_A, PCH_DPLL_B)
2670
2671 #define PCH_FPA0                0xc6040
2672 #define PCH_FPA1                0xc6044
2673 #define PCH_FPB0                0xc6048
2674 #define PCH_FPB1                0xc604c
2675 #define PCH_FP0(pipe) _PIPE(pipe, PCH_FPA0, PCH_FPB0)
2676 #define PCH_FP1(pipe) _PIPE(pipe, PCH_FPA1, PCH_FPB1)
2677
2678 #define PCH_DPLL_TEST           0xc606c
2679
2680 #define PCH_DREF_CONTROL        0xC6200
2681 #define  DREF_CONTROL_MASK      0x7fc3
2682 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0<<13)
2683 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2<<13)
2684 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3<<13)
2685 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3<<13)
2686 #define  DREF_SSC_SOURCE_DISABLE                (0<<11)
2687 #define  DREF_SSC_SOURCE_ENABLE                 (2<<11)
2688 #define  DREF_SSC_SOURCE_MASK                   (3<<11)
2689 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0<<9)
2690 #define  DREF_NONSPREAD_CK505_ENABLE            (1<<9)
2691 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2<<9)
2692 #define  DREF_NONSPREAD_SOURCE_MASK             (3<<9)
2693 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0<<7)
2694 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2<<7)
2695 #define  DREF_SSC4_DOWNSPREAD                   (0<<6)
2696 #define  DREF_SSC4_CENTERSPREAD                 (1<<6)
2697 #define  DREF_SSC1_DISABLE                      (0<<1)
2698 #define  DREF_SSC1_ENABLE                       (1<<1)
2699 #define  DREF_SSC4_DISABLE                      (0)
2700 #define  DREF_SSC4_ENABLE                       (1)
2701
2702 #define PCH_RAWCLK_FREQ         0xc6204
2703 #define  FDL_TP1_TIMER_SHIFT    12
2704 #define  FDL_TP1_TIMER_MASK     (3<<12)
2705 #define  FDL_TP2_TIMER_SHIFT    10
2706 #define  FDL_TP2_TIMER_MASK     (3<<10)
2707 #define  RAWCLK_FREQ_MASK       0x3ff
2708
2709 #define PCH_DPLL_TMR_CFG        0xc6208
2710
2711 #define PCH_SSC4_PARMS          0xc6210
2712 #define PCH_SSC4_AUX_PARMS      0xc6214
2713
2714 #define PCH_DPLL_SEL            0xc7000
2715 #define  TRANSA_DPLL_ENABLE     (1<<3)
2716 #define  TRANSA_DPLLB_SEL       (1<<0)
2717 #define  TRANSA_DPLLA_SEL       0
2718 #define  TRANSB_DPLL_ENABLE     (1<<7)
2719 #define  TRANSB_DPLLB_SEL       (1<<4)
2720 #define  TRANSB_DPLLA_SEL       (0)
2721 #define  TRANSC_DPLL_ENABLE     (1<<11)
2722 #define  TRANSC_DPLLB_SEL       (1<<8)
2723 #define  TRANSC_DPLLA_SEL       (0)
2724
2725 /* transcoder */
2726
2727 #define TRANS_HTOTAL_A          0xe0000
2728 #define  TRANS_HTOTAL_SHIFT     16
2729 #define  TRANS_HACTIVE_SHIFT    0
2730 #define TRANS_HBLANK_A          0xe0004
2731 #define  TRANS_HBLANK_END_SHIFT 16
2732 #define  TRANS_HBLANK_START_SHIFT 0
2733 #define TRANS_HSYNC_A           0xe0008
2734 #define  TRANS_HSYNC_END_SHIFT  16
2735 #define  TRANS_HSYNC_START_SHIFT 0
2736 #define TRANS_VTOTAL_A          0xe000c
2737 #define  TRANS_VTOTAL_SHIFT     16
2738 #define  TRANS_VACTIVE_SHIFT    0
2739 #define TRANS_VBLANK_A          0xe0010
2740 #define  TRANS_VBLANK_END_SHIFT 16
2741 #define  TRANS_VBLANK_START_SHIFT 0
2742 #define TRANS_VSYNC_A           0xe0014
2743 #define  TRANS_VSYNC_END_SHIFT  16
2744 #define  TRANS_VSYNC_START_SHIFT 0
2745
2746 #define TRANSA_DATA_M1          0xe0030
2747 #define TRANSA_DATA_N1          0xe0034
2748 #define TRANSA_DATA_M2          0xe0038
2749 #define TRANSA_DATA_N2          0xe003c
2750 #define TRANSA_DP_LINK_M1       0xe0040
2751 #define TRANSA_DP_LINK_N1       0xe0044
2752 #define TRANSA_DP_LINK_M2       0xe0048
2753 #define TRANSA_DP_LINK_N2       0xe004c
2754
2755 #define TRANS_HTOTAL_B          0xe1000
2756 #define TRANS_HBLANK_B          0xe1004
2757 #define TRANS_HSYNC_B           0xe1008
2758 #define TRANS_VTOTAL_B          0xe100c
2759 #define TRANS_VBLANK_B          0xe1010
2760 #define TRANS_VSYNC_B           0xe1014
2761
2762 #define TRANS_HTOTAL(pipe) _PIPE(pipe, TRANS_HTOTAL_A, TRANS_HTOTAL_B)
2763 #define TRANS_HBLANK(pipe) _PIPE(pipe, TRANS_HBLANK_A, TRANS_HBLANK_B)
2764 #define TRANS_HSYNC(pipe) _PIPE(pipe, TRANS_HSYNC_A, TRANS_HSYNC_B)
2765 #define TRANS_VTOTAL(pipe) _PIPE(pipe, TRANS_VTOTAL_A, TRANS_VTOTAL_B)
2766 #define TRANS_VBLANK(pipe) _PIPE(pipe, TRANS_VBLANK_A, TRANS_VBLANK_B)
2767 #define TRANS_VSYNC(pipe) _PIPE(pipe, TRANS_VSYNC_A, TRANS_VSYNC_B)
2768
2769 #define TRANSB_DATA_M1          0xe1030
2770 #define TRANSB_DATA_N1          0xe1034
2771 #define TRANSB_DATA_M2          0xe1038
2772 #define TRANSB_DATA_N2          0xe103c
2773 #define TRANSB_DP_LINK_M1       0xe1040
2774 #define TRANSB_DP_LINK_N1       0xe1044
2775 #define TRANSB_DP_LINK_M2       0xe1048
2776 #define TRANSB_DP_LINK_N2       0xe104c
2777
2778 #define TRANSACONF              0xf0008
2779 #define TRANSBCONF              0xf1008
2780 #define TRANSCONF(plane) _PIPE(plane, TRANSACONF, TRANSBCONF)
2781 #define  TRANS_DISABLE          (0<<31)
2782 #define  TRANS_ENABLE           (1<<31)
2783 #define  TRANS_STATE_MASK       (1<<30)
2784 #define  TRANS_STATE_DISABLE    (0<<30)
2785 #define  TRANS_STATE_ENABLE     (1<<30)
2786 #define  TRANS_FSYNC_DELAY_HB1  (0<<27)
2787 #define  TRANS_FSYNC_DELAY_HB2  (1<<27)
2788 #define  TRANS_FSYNC_DELAY_HB3  (2<<27)
2789 #define  TRANS_FSYNC_DELAY_HB4  (3<<27)
2790 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
2791 #define  TRANS_DP_VIDEO_AUDIO   (0<<26)
2792 #define  TRANS_PROGRESSIVE      (0<<21)
2793 #define  TRANS_8BPC             (0<<5)
2794 #define  TRANS_10BPC            (1<<5)
2795 #define  TRANS_6BPC             (2<<5)
2796 #define  TRANS_12BPC            (3<<5)
2797
2798 #define FDI_RXA_CHICKEN         0xc200c
2799 #define FDI_RXB_CHICKEN         0xc2010
2800 #define  FDI_RX_PHASE_SYNC_POINTER_ENABLE       (1)
2801 #define FDI_RX_CHICKEN(pipe) _PIPE(pipe, FDI_RXA_CHICKEN, FDI_RXB_CHICKEN)
2802
2803 #define SOUTH_DSPCLK_GATE_D     0xc2020
2804 #define  PCH_DPLSUNIT_CLOCK_GATE_DISABLE (1<<29)
2805
2806 /* CPU: FDI_TX */
2807 #define FDI_TXA_CTL             0x60100
2808 #define FDI_TXB_CTL             0x61100
2809 #define FDI_TX_CTL(pipe) _PIPE(pipe, FDI_TXA_CTL, FDI_TXB_CTL)
2810 #define  FDI_TX_DISABLE         (0<<31)
2811 #define  FDI_TX_ENABLE          (1<<31)
2812 #define  FDI_LINK_TRAIN_PATTERN_1       (0<<28)
2813 #define  FDI_LINK_TRAIN_PATTERN_2       (1<<28)
2814 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2<<28)
2815 #define  FDI_LINK_TRAIN_NONE            (3<<28)
2816 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0<<25)
2817 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1<<25)
2818 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2<<25)
2819 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3<<25)
2820 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0<<22)
2821 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1<<22)
2822 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2<<22)
2823 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3<<22)
2824 /* ILK always use 400mV 0dB for voltage swing and pre-emphasis level.
2825    SNB has different settings. */
2826 /* SNB A-stepping */
2827 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
2828 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
2829 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
2830 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
2831 /* SNB B-stepping */
2832 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
2833 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
2834 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
2835 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
2836 #define  FDI_LINK_TRAIN_VOL_EMP_MASK            (0x3f<<22)
2837 #define  FDI_DP_PORT_WIDTH_X1           (0<<19)
2838 #define  FDI_DP_PORT_WIDTH_X2           (1<<19)
2839 #define  FDI_DP_PORT_WIDTH_X3           (2<<19)
2840 #define  FDI_DP_PORT_WIDTH_X4           (3<<19)
2841 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1<<18)
2842 /* Ironlake: hardwired to 1 */
2843 #define  FDI_TX_PLL_ENABLE              (1<<14)
2844 /* both Tx and Rx */
2845 #define  FDI_SCRAMBLING_ENABLE          (0<<7)
2846 #define  FDI_SCRAMBLING_DISABLE         (1<<7)
2847
2848 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
2849 #define FDI_RXA_CTL             0xf000c
2850 #define FDI_RXB_CTL             0xf100c
2851 #define FDI_RX_CTL(pipe) _PIPE(pipe, FDI_RXA_CTL, FDI_RXB_CTL)
2852 #define  FDI_RX_ENABLE          (1<<31)
2853 /* train, dp width same as FDI_TX */
2854 #define  FDI_DP_PORT_WIDTH_X8           (7<<19)
2855 #define  FDI_8BPC                       (0<<16)
2856 #define  FDI_10BPC                      (1<<16)
2857 #define  FDI_6BPC                       (2<<16)
2858 #define  FDI_12BPC                      (3<<16)
2859 #define  FDI_LINK_REVERSE_OVERWRITE     (1<<15)
2860 #define  FDI_DMI_LINK_REVERSE_MASK      (1<<14)
2861 #define  FDI_RX_PLL_ENABLE              (1<<13)
2862 #define  FDI_FS_ERR_CORRECT_ENABLE      (1<<11)
2863 #define  FDI_FE_ERR_CORRECT_ENABLE      (1<<10)
2864 #define  FDI_FS_ERR_REPORT_ENABLE       (1<<9)
2865 #define  FDI_FE_ERR_REPORT_ENABLE       (1<<8)
2866 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1<<6)
2867 #define  FDI_PCDCLK                     (1<<4)
2868 /* CPT */
2869 #define  FDI_AUTO_TRAINING                      (1<<10)
2870 #define  FDI_LINK_TRAIN_PATTERN_1_CPT           (0<<8)
2871 #define  FDI_LINK_TRAIN_PATTERN_2_CPT           (1<<8)
2872 #define  FDI_LINK_TRAIN_PATTERN_IDLE_CPT        (2<<8)
2873 #define  FDI_LINK_TRAIN_NORMAL_CPT              (3<<8)
2874 #define  FDI_LINK_TRAIN_PATTERN_MASK_CPT        (3<<8)
2875
2876 #define FDI_RXA_MISC            0xf0010
2877 #define FDI_RXB_MISC            0xf1010
2878 #define FDI_RXA_TUSIZE1         0xf0030
2879 #define FDI_RXA_TUSIZE2         0xf0038
2880 #define FDI_RXB_TUSIZE1         0xf1030
2881 #define FDI_RXB_TUSIZE2         0xf1038
2882 #define FDI_RX_MISC(pipe) _PIPE(pipe, FDI_RXA_MISC, FDI_RXB_MISC)
2883 #define FDI_RX_TUSIZE1(pipe) _PIPE(pipe, FDI_RXA_TUSIZE1, FDI_RXB_TUSIZE1)
2884 #define FDI_RX_TUSIZE2(pipe) _PIPE(pipe, FDI_RXA_TUSIZE2, FDI_RXB_TUSIZE2)
2885
2886 /* FDI_RX interrupt register format */
2887 #define FDI_RX_INTER_LANE_ALIGN         (1<<10)
2888 #define FDI_RX_SYMBOL_LOCK              (1<<9) /* train 2 */
2889 #define FDI_RX_BIT_LOCK                 (1<<8) /* train 1 */
2890 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1<<7)
2891 #define FDI_RX_FS_CODE_ERR              (1<<6)
2892 #define FDI_RX_FE_CODE_ERR              (1<<5)
2893 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1<<4)
2894 #define FDI_RX_HDCP_LINK_FAIL           (1<<3)
2895 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1<<2)
2896 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1<<1)
2897 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1<<0)
2898
2899 #define FDI_RXA_IIR             0xf0014
2900 #define FDI_RXA_IMR             0xf0018
2901 #define FDI_RXB_IIR             0xf1014
2902 #define FDI_RXB_IMR             0xf1018
2903 #define FDI_RX_IIR(pipe) _PIPE(pipe, FDI_RXA_IIR, FDI_RXB_IIR)
2904 #define FDI_RX_IMR(pipe) _PIPE(pipe, FDI_RXA_IMR, FDI_RXB_IMR)
2905
2906 #define FDI_PLL_CTL_1           0xfe000
2907 #define FDI_PLL_CTL_2           0xfe004
2908
2909 /* CRT */
2910 #define PCH_ADPA                0xe1100
2911 #define  ADPA_TRANS_SELECT_MASK (1<<30)
2912 #define  ADPA_TRANS_A_SELECT    0
2913 #define  ADPA_TRANS_B_SELECT    (1<<30)
2914 #define  ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
2915 #define  ADPA_CRT_HOTPLUG_MONITOR_NONE  (0<<24)
2916 #define  ADPA_CRT_HOTPLUG_MONITOR_MASK  (3<<24)
2917 #define  ADPA_CRT_HOTPLUG_MONITOR_COLOR (3<<24)
2918 #define  ADPA_CRT_HOTPLUG_MONITOR_MONO  (2<<24)
2919 #define  ADPA_CRT_HOTPLUG_ENABLE        (1<<23)
2920 #define  ADPA_CRT_HOTPLUG_PERIOD_64     (0<<22)
2921 #define  ADPA_CRT_HOTPLUG_PERIOD_128    (1<<22)
2922 #define  ADPA_CRT_HOTPLUG_WARMUP_5MS    (0<<21)
2923 #define  ADPA_CRT_HOTPLUG_WARMUP_10MS   (1<<21)
2924 #define  ADPA_CRT_HOTPLUG_SAMPLE_2S     (0<<20)
2925 #define  ADPA_CRT_HOTPLUG_SAMPLE_4S     (1<<20)
2926 #define  ADPA_CRT_HOTPLUG_VOLTAGE_40    (0<<18)
2927 #define  ADPA_CRT_HOTPLUG_VOLTAGE_50    (1<<18)
2928 #define  ADPA_CRT_HOTPLUG_VOLTAGE_60    (2<<18)
2929 #define  ADPA_CRT_HOTPLUG_VOLTAGE_70    (3<<18)
2930 #define  ADPA_CRT_HOTPLUG_VOLREF_325MV  (0<<17)
2931 #define  ADPA_CRT_HOTPLUG_VOLREF_475MV  (1<<17)
2932 #define  ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1<<16)
2933
2934 /* or SDVOB */
2935 #define HDMIB   0xe1140
2936 #define  PORT_ENABLE    (1 << 31)
2937 #define  TRANSCODER_A   (0)
2938 #define  TRANSCODER_B   (1 << 30)
2939 #define  COLOR_FORMAT_8bpc      (0)
2940 #define  COLOR_FORMAT_12bpc     (3 << 26)
2941 #define  SDVOB_HOTPLUG_ENABLE   (1 << 23)
2942 #define  SDVO_ENCODING          (0)
2943 #define  TMDS_ENCODING          (2 << 10)
2944 #define  NULL_PACKET_VSYNC_ENABLE       (1 << 9)
2945 /* CPT */
2946 #define  HDMI_MODE_SELECT       (1 << 9)
2947 #define  DVI_MODE_SELECT        (0)
2948 #define  SDVOB_BORDER_ENABLE    (1 << 7)
2949 #define  AUDIO_ENABLE           (1 << 6)
2950 #define  VSYNC_ACTIVE_HIGH      (1 << 4)
2951 #define  HSYNC_ACTIVE_HIGH      (1 << 3)
2952 #define  PORT_DETECTED          (1 << 2)
2953
2954 /* PCH SDVOB multiplex with HDMIB */
2955 #define PCH_SDVOB       HDMIB
2956
2957 #define HDMIC   0xe1150
2958 #define HDMID   0xe1160
2959
2960 #define PCH_LVDS        0xe1180
2961 #define  LVDS_DETECTED  (1 << 1)
2962
2963 #define BLC_PWM_CPU_CTL2        0x48250
2964 #define  PWM_ENABLE             (1 << 31)
2965 #define  PWM_PIPE_A             (0 << 29)
2966 #define  PWM_PIPE_B             (1 << 29)
2967 #define BLC_PWM_CPU_CTL         0x48254
2968
2969 #define BLC_PWM_PCH_CTL1        0xc8250
2970 #define  PWM_PCH_ENABLE         (1 << 31)
2971 #define  PWM_POLARITY_ACTIVE_LOW        (1 << 29)
2972 #define  PWM_POLARITY_ACTIVE_HIGH       (0 << 29)
2973 #define  PWM_POLARITY_ACTIVE_LOW2       (1 << 28)
2974 #define  PWM_POLARITY_ACTIVE_HIGH2      (0 << 28)
2975
2976 #define BLC_PWM_PCH_CTL2        0xc8254
2977
2978 #define PCH_PP_STATUS           0xc7200
2979 #define PCH_PP_CONTROL          0xc7204
2980 #define  PANEL_UNLOCK_REGS      (0xabcd << 16)
2981 #define  EDP_FORCE_VDD          (1 << 3)
2982 #define  EDP_BLC_ENABLE         (1 << 2)
2983 #define  PANEL_POWER_RESET      (1 << 1)
2984 #define  PANEL_POWER_OFF        (0 << 0)
2985 #define  PANEL_POWER_ON         (1 << 0)
2986 #define PCH_PP_ON_DELAYS        0xc7208
2987 #define  EDP_PANEL              (1 << 30)
2988 #define PCH_PP_OFF_DELAYS       0xc720c
2989 #define PCH_PP_DIVISOR          0xc7210
2990
2991 #define PCH_DP_B                0xe4100
2992 #define PCH_DPB_AUX_CH_CTL      0xe4110
2993 #define PCH_DPB_AUX_CH_DATA1    0xe4114
2994 #define PCH_DPB_AUX_CH_DATA2    0xe4118
2995 #define PCH_DPB_AUX_CH_DATA3    0xe411c
2996 #define PCH_DPB_AUX_CH_DATA4    0xe4120
2997 #define PCH_DPB_AUX_CH_DATA5    0xe4124
2998
2999 #define PCH_DP_C                0xe4200
3000 #define PCH_DPC_AUX_CH_CTL      0xe4210
3001 #define PCH_DPC_AUX_CH_DATA1    0xe4214
3002 #define PCH_DPC_AUX_CH_DATA2    0xe4218
3003 #define PCH_DPC_AUX_CH_DATA3    0xe421c
3004 #define PCH_DPC_AUX_CH_DATA4    0xe4220
3005 #define PCH_DPC_AUX_CH_DATA5    0xe4224
3006
3007 #define PCH_DP_D                0xe4300
3008 #define PCH_DPD_AUX_CH_CTL      0xe4310
3009 #define PCH_DPD_AUX_CH_DATA1    0xe4314
3010 #define PCH_DPD_AUX_CH_DATA2    0xe4318
3011 #define PCH_DPD_AUX_CH_DATA3    0xe431c
3012 #define PCH_DPD_AUX_CH_DATA4    0xe4320
3013 #define PCH_DPD_AUX_CH_DATA5    0xe4324
3014
3015 /* CPT */
3016 #define  PORT_TRANS_A_SEL_CPT   0
3017 #define  PORT_TRANS_B_SEL_CPT   (1<<29)
3018 #define  PORT_TRANS_C_SEL_CPT   (2<<29)
3019 #define  PORT_TRANS_SEL_MASK    (3<<29)
3020
3021 #define TRANS_DP_CTL_A          0xe0300
3022 #define TRANS_DP_CTL_B          0xe1300
3023 #define TRANS_DP_CTL_C          0xe2300
3024 #define TRANS_DP_CTL(pipe)      (TRANS_DP_CTL_A + (pipe) * 0x01000)
3025 #define  TRANS_DP_OUTPUT_ENABLE (1<<31)
3026 #define  TRANS_DP_PORT_SEL_B    (0<<29)
3027 #define  TRANS_DP_PORT_SEL_C    (1<<29)
3028 #define  TRANS_DP_PORT_SEL_D    (2<<29)
3029 #define  TRANS_DP_PORT_SEL_MASK (3<<29)
3030 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
3031 #define  TRANS_DP_ENH_FRAMING   (1<<18)
3032 #define  TRANS_DP_8BPC          (0<<9)
3033 #define  TRANS_DP_10BPC         (1<<9)
3034 #define  TRANS_DP_6BPC          (2<<9)
3035 #define  TRANS_DP_12BPC         (3<<9)
3036 #define  TRANS_DP_BPC_MASK      (3<<9)
3037 #define  TRANS_DP_VSYNC_ACTIVE_HIGH     (1<<4)
3038 #define  TRANS_DP_VSYNC_ACTIVE_LOW      0
3039 #define  TRANS_DP_HSYNC_ACTIVE_HIGH     (1<<3)
3040 #define  TRANS_DP_HSYNC_ACTIVE_LOW      0
3041 #define  TRANS_DP_SYNC_MASK     (3<<3)
3042
3043 /* SNB eDP training params */
3044 /* SNB A-stepping */
3045 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
3046 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
3047 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
3048 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
3049 /* SNB B-stepping */
3050 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
3051 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
3052 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
3053 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
3054 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_SNB        (0x3f<<22)
3055
3056 #endif /* _I915_REG_H_ */