]> git.openfabrics.org - ~shefty/rdma-dev.git/blob - drivers/net/ethernet/broadcom/bnx2x/bnx2x_main.c
bnx2x: remove redundant warning log
[~shefty/rdma-dev.git] / drivers / net / ethernet / broadcom / bnx2x / bnx2x_main.c
1 /* bnx2x_main.c: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2012 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  * UDP CSUM errata workaround by Arik Gendelman
13  * Slowpath and fastpath rework by Vladislav Zolotarov
14  * Statistics and Link management by Yitchak Gertner
15  *
16  */
17
18 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
19
20 #include <linux/module.h>
21 #include <linux/moduleparam.h>
22 #include <linux/kernel.h>
23 #include <linux/device.h>  /* for dev_info() */
24 #include <linux/timer.h>
25 #include <linux/errno.h>
26 #include <linux/ioport.h>
27 #include <linux/slab.h>
28 #include <linux/interrupt.h>
29 #include <linux/pci.h>
30 #include <linux/init.h>
31 #include <linux/netdevice.h>
32 #include <linux/etherdevice.h>
33 #include <linux/skbuff.h>
34 #include <linux/dma-mapping.h>
35 #include <linux/bitops.h>
36 #include <linux/irq.h>
37 #include <linux/delay.h>
38 #include <asm/byteorder.h>
39 #include <linux/time.h>
40 #include <linux/ethtool.h>
41 #include <linux/mii.h>
42 #include <linux/if_vlan.h>
43 #include <net/ip.h>
44 #include <net/ipv6.h>
45 #include <net/tcp.h>
46 #include <net/checksum.h>
47 #include <net/ip6_checksum.h>
48 #include <linux/workqueue.h>
49 #include <linux/crc32.h>
50 #include <linux/crc32c.h>
51 #include <linux/prefetch.h>
52 #include <linux/zlib.h>
53 #include <linux/io.h>
54 #include <linux/semaphore.h>
55 #include <linux/stringify.h>
56 #include <linux/vmalloc.h>
57
58 #include "bnx2x.h"
59 #include "bnx2x_init.h"
60 #include "bnx2x_init_ops.h"
61 #include "bnx2x_cmn.h"
62 #include "bnx2x_dcb.h"
63 #include "bnx2x_sp.h"
64
65 #include <linux/firmware.h>
66 #include "bnx2x_fw_file_hdr.h"
67 /* FW files */
68 #define FW_FILE_VERSION                                 \
69         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
70         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
71         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
72         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
73 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
74 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
75 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
76
77 #define MAC_LEADING_ZERO_CNT (ALIGN(ETH_ALEN, sizeof(u32)) - ETH_ALEN)
78
79 /* Time in jiffies before concluding the transmitter is hung */
80 #define TX_TIMEOUT              (5*HZ)
81
82 static char version[] __devinitdata =
83         "Broadcom NetXtreme II 5771x/578xx 10/20-Gigabit Ethernet Driver "
84         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
85
86 MODULE_AUTHOR("Eliezer Tamir");
87 MODULE_DESCRIPTION("Broadcom NetXtreme II "
88                    "BCM57710/57711/57711E/"
89                    "57712/57712_MF/57800/57800_MF/57810/57810_MF/"
90                    "57840/57840_MF Driver");
91 MODULE_LICENSE("GPL");
92 MODULE_VERSION(DRV_MODULE_VERSION);
93 MODULE_FIRMWARE(FW_FILE_NAME_E1);
94 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
95 MODULE_FIRMWARE(FW_FILE_NAME_E2);
96
97
98 int num_queues;
99 module_param(num_queues, int, 0);
100 MODULE_PARM_DESC(num_queues,
101                  " Set number of queues (default is as a number of CPUs)");
102
103 static int disable_tpa;
104 module_param(disable_tpa, int, 0);
105 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
106
107 #define INT_MODE_INTx                   1
108 #define INT_MODE_MSI                    2
109 int int_mode;
110 module_param(int_mode, int, 0);
111 MODULE_PARM_DESC(int_mode, " Force interrupt mode other than MSI-X "
112                                 "(1 INT#x; 2 MSI)");
113
114 static int dropless_fc;
115 module_param(dropless_fc, int, 0);
116 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
117
118 static int mrrs = -1;
119 module_param(mrrs, int, 0);
120 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
121
122 static int debug;
123 module_param(debug, int, 0);
124 MODULE_PARM_DESC(debug, " Default debug msglevel");
125
126
127
128 struct workqueue_struct *bnx2x_wq;
129
130 enum bnx2x_board_type {
131         BCM57710 = 0,
132         BCM57711,
133         BCM57711E,
134         BCM57712,
135         BCM57712_MF,
136         BCM57800,
137         BCM57800_MF,
138         BCM57810,
139         BCM57810_MF,
140         BCM57840_O,
141         BCM57840_4_10,
142         BCM57840_2_20,
143         BCM57840_MFO,
144         BCM57840_MF,
145         BCM57811,
146         BCM57811_MF
147 };
148
149 /* indexed by board_type, above */
150 static struct {
151         char *name;
152 } board_info[] __devinitdata = {
153         { "Broadcom NetXtreme II BCM57710 10 Gigabit PCIe [Everest]" },
154         { "Broadcom NetXtreme II BCM57711 10 Gigabit PCIe" },
155         { "Broadcom NetXtreme II BCM57711E 10 Gigabit PCIe" },
156         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet" },
157         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet Multi Function" },
158         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet" },
159         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet Multi Function" },
160         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet" },
161         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet Multi Function" },
162         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet" },
163         { "Broadcom NetXtreme II BCM57840 10 Gigabit Ethernet" },
164         { "Broadcom NetXtreme II BCM57840 20 Gigabit Ethernet" },
165         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet Multi Function"},
166         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet Multi Function"},
167         { "Broadcom NetXtreme II BCM57811 10 Gigabit Ethernet"},
168         { "Broadcom NetXtreme II BCM57811 10 Gigabit Ethernet Multi Function"},
169 };
170
171 #ifndef PCI_DEVICE_ID_NX2_57710
172 #define PCI_DEVICE_ID_NX2_57710         CHIP_NUM_57710
173 #endif
174 #ifndef PCI_DEVICE_ID_NX2_57711
175 #define PCI_DEVICE_ID_NX2_57711         CHIP_NUM_57711
176 #endif
177 #ifndef PCI_DEVICE_ID_NX2_57711E
178 #define PCI_DEVICE_ID_NX2_57711E        CHIP_NUM_57711E
179 #endif
180 #ifndef PCI_DEVICE_ID_NX2_57712
181 #define PCI_DEVICE_ID_NX2_57712         CHIP_NUM_57712
182 #endif
183 #ifndef PCI_DEVICE_ID_NX2_57712_MF
184 #define PCI_DEVICE_ID_NX2_57712_MF      CHIP_NUM_57712_MF
185 #endif
186 #ifndef PCI_DEVICE_ID_NX2_57800
187 #define PCI_DEVICE_ID_NX2_57800         CHIP_NUM_57800
188 #endif
189 #ifndef PCI_DEVICE_ID_NX2_57800_MF
190 #define PCI_DEVICE_ID_NX2_57800_MF      CHIP_NUM_57800_MF
191 #endif
192 #ifndef PCI_DEVICE_ID_NX2_57810
193 #define PCI_DEVICE_ID_NX2_57810         CHIP_NUM_57810
194 #endif
195 #ifndef PCI_DEVICE_ID_NX2_57810_MF
196 #define PCI_DEVICE_ID_NX2_57810_MF      CHIP_NUM_57810_MF
197 #endif
198 #ifndef PCI_DEVICE_ID_NX2_57840_O
199 #define PCI_DEVICE_ID_NX2_57840_O       CHIP_NUM_57840_OBSOLETE
200 #endif
201 #ifndef PCI_DEVICE_ID_NX2_57840_4_10
202 #define PCI_DEVICE_ID_NX2_57840_4_10    CHIP_NUM_57840_4_10
203 #endif
204 #ifndef PCI_DEVICE_ID_NX2_57840_2_20
205 #define PCI_DEVICE_ID_NX2_57840_2_20    CHIP_NUM_57840_2_20
206 #endif
207 #ifndef PCI_DEVICE_ID_NX2_57840_MFO
208 #define PCI_DEVICE_ID_NX2_57840_MFO     CHIP_NUM_57840_MF_OBSOLETE
209 #endif
210 #ifndef PCI_DEVICE_ID_NX2_57840_MF
211 #define PCI_DEVICE_ID_NX2_57840_MF      CHIP_NUM_57840_MF
212 #endif
213 #ifndef PCI_DEVICE_ID_NX2_57811
214 #define PCI_DEVICE_ID_NX2_57811         CHIP_NUM_57811
215 #endif
216 #ifndef PCI_DEVICE_ID_NX2_57811_MF
217 #define PCI_DEVICE_ID_NX2_57811_MF      CHIP_NUM_57811_MF
218 #endif
219 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
220         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
221         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
222         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
223         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
224         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712_MF), BCM57712_MF },
225         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800), BCM57800 },
226         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800_MF), BCM57800_MF },
227         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810), BCM57810 },
228         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810_MF), BCM57810_MF },
229         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_O), BCM57840_O },
230         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_4_10), BCM57840_4_10 },
231         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_2_20), BCM57840_2_20 },
232         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MFO), BCM57840_MFO },
233         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MF), BCM57840_MF },
234         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57811), BCM57811 },
235         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57811_MF), BCM57811_MF },
236         { 0 }
237 };
238
239 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
240
241 /* Global resources for unloading a previously loaded device */
242 #define BNX2X_PREV_WAIT_NEEDED 1
243 static DEFINE_SEMAPHORE(bnx2x_prev_sem);
244 static LIST_HEAD(bnx2x_prev_list);
245 /****************************************************************************
246 * General service functions
247 ****************************************************************************/
248
249 static void __storm_memset_dma_mapping(struct bnx2x *bp,
250                                        u32 addr, dma_addr_t mapping)
251 {
252         REG_WR(bp,  addr, U64_LO(mapping));
253         REG_WR(bp,  addr + 4, U64_HI(mapping));
254 }
255
256 static void storm_memset_spq_addr(struct bnx2x *bp,
257                                   dma_addr_t mapping, u16 abs_fid)
258 {
259         u32 addr = XSEM_REG_FAST_MEMORY +
260                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
261
262         __storm_memset_dma_mapping(bp, addr, mapping);
263 }
264
265 static void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
266                                   u16 pf_id)
267 {
268         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
269                 pf_id);
270         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
271                 pf_id);
272         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
273                 pf_id);
274         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
275                 pf_id);
276 }
277
278 static void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
279                                  u8 enable)
280 {
281         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
282                 enable);
283         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
284                 enable);
285         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
286                 enable);
287         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
288                 enable);
289 }
290
291 static void storm_memset_eq_data(struct bnx2x *bp,
292                                  struct event_ring_data *eq_data,
293                                 u16 pfid)
294 {
295         size_t size = sizeof(struct event_ring_data);
296
297         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
298
299         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
300 }
301
302 static void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
303                                  u16 pfid)
304 {
305         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
306         REG_WR16(bp, addr, eq_prod);
307 }
308
309 /* used only at init
310  * locking is done by mcp
311  */
312 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
313 {
314         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
315         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
316         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
317                                PCICFG_VENDOR_ID_OFFSET);
318 }
319
320 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
321 {
322         u32 val;
323
324         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
325         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
326         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
327                                PCICFG_VENDOR_ID_OFFSET);
328
329         return val;
330 }
331
332 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
333 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
334 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
335 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
336 #define DMAE_DP_DST_NONE        "dst_addr [none]"
337
338
339 /* copy command into DMAE command memory and set DMAE command go */
340 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
341 {
342         u32 cmd_offset;
343         int i;
344
345         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
346         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
347                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
348         }
349         REG_WR(bp, dmae_reg_go_c[idx], 1);
350 }
351
352 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
353 {
354         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
355                            DMAE_CMD_C_ENABLE);
356 }
357
358 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
359 {
360         return opcode & ~DMAE_CMD_SRC_RESET;
361 }
362
363 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
364                              bool with_comp, u8 comp_type)
365 {
366         u32 opcode = 0;
367
368         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
369                    (dst_type << DMAE_COMMAND_DST_SHIFT));
370
371         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
372
373         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
374         opcode |= ((BP_VN(bp) << DMAE_CMD_E1HVN_SHIFT) |
375                    (BP_VN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
376         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
377
378 #ifdef __BIG_ENDIAN
379         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
380 #else
381         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
382 #endif
383         if (with_comp)
384                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
385         return opcode;
386 }
387
388 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
389                                       struct dmae_command *dmae,
390                                       u8 src_type, u8 dst_type)
391 {
392         memset(dmae, 0, sizeof(struct dmae_command));
393
394         /* set the opcode */
395         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
396                                          true, DMAE_COMP_PCI);
397
398         /* fill in the completion parameters */
399         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
400         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
401         dmae->comp_val = DMAE_COMP_VAL;
402 }
403
404 /* issue a dmae command over the init-channel and wailt for completion */
405 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
406                                       struct dmae_command *dmae)
407 {
408         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
409         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 4000;
410         int rc = 0;
411
412         /*
413          * Lock the dmae channel. Disable BHs to prevent a dead-lock
414          * as long as this code is called both from syscall context and
415          * from ndo_set_rx_mode() flow that may be called from BH.
416          */
417         spin_lock_bh(&bp->dmae_lock);
418
419         /* reset completion */
420         *wb_comp = 0;
421
422         /* post the command on the channel used for initializations */
423         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
424
425         /* wait for completion */
426         udelay(5);
427         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
428
429                 if (!cnt ||
430                     (bp->recovery_state != BNX2X_RECOVERY_DONE &&
431                      bp->recovery_state != BNX2X_RECOVERY_NIC_LOADING)) {
432                         BNX2X_ERR("DMAE timeout!\n");
433                         rc = DMAE_TIMEOUT;
434                         goto unlock;
435                 }
436                 cnt--;
437                 udelay(50);
438         }
439         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
440                 BNX2X_ERR("DMAE PCI error!\n");
441                 rc = DMAE_PCI_ERROR;
442         }
443
444 unlock:
445         spin_unlock_bh(&bp->dmae_lock);
446         return rc;
447 }
448
449 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
450                       u32 len32)
451 {
452         struct dmae_command dmae;
453
454         if (!bp->dmae_ready) {
455                 u32 *data = bnx2x_sp(bp, wb_data[0]);
456
457                 if (CHIP_IS_E1(bp))
458                         bnx2x_init_ind_wr(bp, dst_addr, data, len32);
459                 else
460                         bnx2x_init_str_wr(bp, dst_addr, data, len32);
461                 return;
462         }
463
464         /* set opcode and fixed command fields */
465         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
466
467         /* fill in addresses and len */
468         dmae.src_addr_lo = U64_LO(dma_addr);
469         dmae.src_addr_hi = U64_HI(dma_addr);
470         dmae.dst_addr_lo = dst_addr >> 2;
471         dmae.dst_addr_hi = 0;
472         dmae.len = len32;
473
474         /* issue the command and wait for completion */
475         bnx2x_issue_dmae_with_comp(bp, &dmae);
476 }
477
478 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
479 {
480         struct dmae_command dmae;
481
482         if (!bp->dmae_ready) {
483                 u32 *data = bnx2x_sp(bp, wb_data[0]);
484                 int i;
485
486                 if (CHIP_IS_E1(bp))
487                         for (i = 0; i < len32; i++)
488                                 data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
489                 else
490                         for (i = 0; i < len32; i++)
491                                 data[i] = REG_RD(bp, src_addr + i*4);
492
493                 return;
494         }
495
496         /* set opcode and fixed command fields */
497         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
498
499         /* fill in addresses and len */
500         dmae.src_addr_lo = src_addr >> 2;
501         dmae.src_addr_hi = 0;
502         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
503         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
504         dmae.len = len32;
505
506         /* issue the command and wait for completion */
507         bnx2x_issue_dmae_with_comp(bp, &dmae);
508 }
509
510 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
511                                       u32 addr, u32 len)
512 {
513         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
514         int offset = 0;
515
516         while (len > dmae_wr_max) {
517                 bnx2x_write_dmae(bp, phys_addr + offset,
518                                  addr + offset, dmae_wr_max);
519                 offset += dmae_wr_max * 4;
520                 len -= dmae_wr_max;
521         }
522
523         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
524 }
525
526 static int bnx2x_mc_assert(struct bnx2x *bp)
527 {
528         char last_idx;
529         int i, rc = 0;
530         u32 row0, row1, row2, row3;
531
532         /* XSTORM */
533         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
534                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
535         if (last_idx)
536                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
537
538         /* print the asserts */
539         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
540
541                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
542                               XSTORM_ASSERT_LIST_OFFSET(i));
543                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
544                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
545                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
546                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
547                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
548                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
549
550                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
551                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
552                                   i, row3, row2, row1, row0);
553                         rc++;
554                 } else {
555                         break;
556                 }
557         }
558
559         /* TSTORM */
560         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
561                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
562         if (last_idx)
563                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
564
565         /* print the asserts */
566         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
567
568                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
569                               TSTORM_ASSERT_LIST_OFFSET(i));
570                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
571                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
572                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
573                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
574                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
575                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
576
577                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
578                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
579                                   i, row3, row2, row1, row0);
580                         rc++;
581                 } else {
582                         break;
583                 }
584         }
585
586         /* CSTORM */
587         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
588                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
589         if (last_idx)
590                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
591
592         /* print the asserts */
593         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
594
595                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
596                               CSTORM_ASSERT_LIST_OFFSET(i));
597                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
598                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
599                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
600                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
601                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
602                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
603
604                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
605                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
606                                   i, row3, row2, row1, row0);
607                         rc++;
608                 } else {
609                         break;
610                 }
611         }
612
613         /* USTORM */
614         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
615                            USTORM_ASSERT_LIST_INDEX_OFFSET);
616         if (last_idx)
617                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
618
619         /* print the asserts */
620         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
621
622                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
623                               USTORM_ASSERT_LIST_OFFSET(i));
624                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
625                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
626                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
627                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
628                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
629                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
630
631                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
632                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
633                                   i, row3, row2, row1, row0);
634                         rc++;
635                 } else {
636                         break;
637                 }
638         }
639
640         return rc;
641 }
642
643 void bnx2x_fw_dump_lvl(struct bnx2x *bp, const char *lvl)
644 {
645         u32 addr, val;
646         u32 mark, offset;
647         __be32 data[9];
648         int word;
649         u32 trace_shmem_base;
650         if (BP_NOMCP(bp)) {
651                 BNX2X_ERR("NO MCP - can not dump\n");
652                 return;
653         }
654         netdev_printk(lvl, bp->dev, "bc %d.%d.%d\n",
655                 (bp->common.bc_ver & 0xff0000) >> 16,
656                 (bp->common.bc_ver & 0xff00) >> 8,
657                 (bp->common.bc_ver & 0xff));
658
659         val = REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER);
660         if (val == REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER))
661                 BNX2X_ERR("%s" "MCP PC at 0x%x\n", lvl, val);
662
663         if (BP_PATH(bp) == 0)
664                 trace_shmem_base = bp->common.shmem_base;
665         else
666                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
667         addr = trace_shmem_base - 0x800;
668
669         /* validate TRCB signature */
670         mark = REG_RD(bp, addr);
671         if (mark != MFW_TRACE_SIGNATURE) {
672                 BNX2X_ERR("Trace buffer signature is missing.");
673                 return ;
674         }
675
676         /* read cyclic buffer pointer */
677         addr += 4;
678         mark = REG_RD(bp, addr);
679         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
680                         + ((mark + 0x3) & ~0x3) - 0x08000000;
681         printk("%s" "begin fw dump (mark 0x%x)\n", lvl, mark);
682
683         printk("%s", lvl);
684         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
685                 for (word = 0; word < 8; word++)
686                         data[word] = htonl(REG_RD(bp, offset + 4*word));
687                 data[8] = 0x0;
688                 pr_cont("%s", (char *)data);
689         }
690         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
691                 for (word = 0; word < 8; word++)
692                         data[word] = htonl(REG_RD(bp, offset + 4*word));
693                 data[8] = 0x0;
694                 pr_cont("%s", (char *)data);
695         }
696         printk("%s" "end of fw dump\n", lvl);
697 }
698
699 static void bnx2x_fw_dump(struct bnx2x *bp)
700 {
701         bnx2x_fw_dump_lvl(bp, KERN_ERR);
702 }
703
704 void bnx2x_panic_dump(struct bnx2x *bp)
705 {
706         int i;
707         u16 j;
708         struct hc_sp_status_block_data sp_sb_data;
709         int func = BP_FUNC(bp);
710 #ifdef BNX2X_STOP_ON_ERROR
711         u16 start = 0, end = 0;
712         u8 cos;
713 #endif
714
715         bp->stats_state = STATS_STATE_DISABLED;
716         bp->eth_stats.unrecoverable_error++;
717         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
718
719         BNX2X_ERR("begin crash dump -----------------\n");
720
721         /* Indices */
722         /* Common */
723         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)  spq_prod_idx(0x%x) next_stats_cnt(0x%x)\n",
724                   bp->def_idx, bp->def_att_idx, bp->attn_state,
725                   bp->spq_prod_idx, bp->stats_counter);
726         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
727                   bp->def_status_blk->atten_status_block.attn_bits,
728                   bp->def_status_blk->atten_status_block.attn_bits_ack,
729                   bp->def_status_blk->atten_status_block.status_block_id,
730                   bp->def_status_blk->atten_status_block.attn_bits_index);
731         BNX2X_ERR("     def (");
732         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
733                 pr_cont("0x%x%s",
734                         bp->def_status_blk->sp_sb.index_values[i],
735                         (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
736
737         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
738                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
739                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
740                         i*sizeof(u32));
741
742         pr_cont("igu_sb_id(0x%x)  igu_seg_id(0x%x) pf_id(0x%x)  vnic_id(0x%x)  vf_id(0x%x)  vf_valid (0x%x) state(0x%x)\n",
743                sp_sb_data.igu_sb_id,
744                sp_sb_data.igu_seg_id,
745                sp_sb_data.p_func.pf_id,
746                sp_sb_data.p_func.vnic_id,
747                sp_sb_data.p_func.vf_id,
748                sp_sb_data.p_func.vf_valid,
749                sp_sb_data.state);
750
751
752         for_each_eth_queue(bp, i) {
753                 struct bnx2x_fastpath *fp = &bp->fp[i];
754                 int loop;
755                 struct hc_status_block_data_e2 sb_data_e2;
756                 struct hc_status_block_data_e1x sb_data_e1x;
757                 struct hc_status_block_sm  *hc_sm_p =
758                         CHIP_IS_E1x(bp) ?
759                         sb_data_e1x.common.state_machine :
760                         sb_data_e2.common.state_machine;
761                 struct hc_index_data *hc_index_p =
762                         CHIP_IS_E1x(bp) ?
763                         sb_data_e1x.index_data :
764                         sb_data_e2.index_data;
765                 u8 data_size, cos;
766                 u32 *sb_data_p;
767                 struct bnx2x_fp_txdata txdata;
768
769                 /* Rx */
770                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)  rx_comp_prod(0x%x)  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
771                           i, fp->rx_bd_prod, fp->rx_bd_cons,
772                           fp->rx_comp_prod,
773                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
774                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)  fp_hc_idx(0x%x)\n",
775                           fp->rx_sge_prod, fp->last_max_sge,
776                           le16_to_cpu(fp->fp_hc_idx));
777
778                 /* Tx */
779                 for_each_cos_in_tx_queue(fp, cos)
780                 {
781                         txdata = *fp->txdata_ptr[cos];
782                         BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)  *tx_cons_sb(0x%x)\n",
783                                   i, txdata.tx_pkt_prod,
784                                   txdata.tx_pkt_cons, txdata.tx_bd_prod,
785                                   txdata.tx_bd_cons,
786                                   le16_to_cpu(*txdata.tx_cons_sb));
787                 }
788
789                 loop = CHIP_IS_E1x(bp) ?
790                         HC_SB_MAX_INDICES_E1X : HC_SB_MAX_INDICES_E2;
791
792                 /* host sb data */
793
794 #ifdef BCM_CNIC
795                 if (IS_FCOE_FP(fp))
796                         continue;
797 #endif
798                 BNX2X_ERR("     run indexes (");
799                 for (j = 0; j < HC_SB_MAX_SM; j++)
800                         pr_cont("0x%x%s",
801                                fp->sb_running_index[j],
802                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
803
804                 BNX2X_ERR("     indexes (");
805                 for (j = 0; j < loop; j++)
806                         pr_cont("0x%x%s",
807                                fp->sb_index_values[j],
808                                (j == loop - 1) ? ")" : " ");
809                 /* fw sb data */
810                 data_size = CHIP_IS_E1x(bp) ?
811                         sizeof(struct hc_status_block_data_e1x) :
812                         sizeof(struct hc_status_block_data_e2);
813                 data_size /= sizeof(u32);
814                 sb_data_p = CHIP_IS_E1x(bp) ?
815                         (u32 *)&sb_data_e1x :
816                         (u32 *)&sb_data_e2;
817                 /* copy sb data in here */
818                 for (j = 0; j < data_size; j++)
819                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
820                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
821                                 j * sizeof(u32));
822
823                 if (!CHIP_IS_E1x(bp)) {
824                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) vnic_id(0x%x)  same_igu_sb_1b(0x%x) state(0x%x)\n",
825                                 sb_data_e2.common.p_func.pf_id,
826                                 sb_data_e2.common.p_func.vf_id,
827                                 sb_data_e2.common.p_func.vf_valid,
828                                 sb_data_e2.common.p_func.vnic_id,
829                                 sb_data_e2.common.same_igu_sb_1b,
830                                 sb_data_e2.common.state);
831                 } else {
832                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) vnic_id(0x%x)  same_igu_sb_1b(0x%x) state(0x%x)\n",
833                                 sb_data_e1x.common.p_func.pf_id,
834                                 sb_data_e1x.common.p_func.vf_id,
835                                 sb_data_e1x.common.p_func.vf_valid,
836                                 sb_data_e1x.common.p_func.vnic_id,
837                                 sb_data_e1x.common.same_igu_sb_1b,
838                                 sb_data_e1x.common.state);
839                 }
840
841                 /* SB_SMs data */
842                 for (j = 0; j < HC_SB_MAX_SM; j++) {
843                         pr_cont("SM[%d] __flags (0x%x) igu_sb_id (0x%x)  igu_seg_id(0x%x) time_to_expire (0x%x) timer_value(0x%x)\n",
844                                 j, hc_sm_p[j].__flags,
845                                 hc_sm_p[j].igu_sb_id,
846                                 hc_sm_p[j].igu_seg_id,
847                                 hc_sm_p[j].time_to_expire,
848                                 hc_sm_p[j].timer_value);
849                 }
850
851                 /* Indecies data */
852                 for (j = 0; j < loop; j++) {
853                         pr_cont("INDEX[%d] flags (0x%x) timeout (0x%x)\n", j,
854                                hc_index_p[j].flags,
855                                hc_index_p[j].timeout);
856                 }
857         }
858
859 #ifdef BNX2X_STOP_ON_ERROR
860         /* Rings */
861         /* Rx */
862         for_each_rx_queue(bp, i) {
863                 struct bnx2x_fastpath *fp = &bp->fp[i];
864
865                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
866                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
867                 for (j = start; j != end; j = RX_BD(j + 1)) {
868                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
869                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
870
871                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
872                                   i, j, rx_bd[1], rx_bd[0], sw_bd->data);
873                 }
874
875                 start = RX_SGE(fp->rx_sge_prod);
876                 end = RX_SGE(fp->last_max_sge);
877                 for (j = start; j != end; j = RX_SGE(j + 1)) {
878                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
879                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
880
881                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
882                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
883                 }
884
885                 start = RCQ_BD(fp->rx_comp_cons - 10);
886                 end = RCQ_BD(fp->rx_comp_cons + 503);
887                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
888                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
889
890                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
891                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
892                 }
893         }
894
895         /* Tx */
896         for_each_tx_queue(bp, i) {
897                 struct bnx2x_fastpath *fp = &bp->fp[i];
898                 for_each_cos_in_tx_queue(fp, cos) {
899                         struct bnx2x_fp_txdata *txdata = fp->txdata_ptr[cos];
900
901                         start = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) - 10);
902                         end = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) + 245);
903                         for (j = start; j != end; j = TX_BD(j + 1)) {
904                                 struct sw_tx_bd *sw_bd =
905                                         &txdata->tx_buf_ring[j];
906
907                                 BNX2X_ERR("fp%d: txdata %d, packet[%x]=[%p,%x]\n",
908                                           i, cos, j, sw_bd->skb,
909                                           sw_bd->first_bd);
910                         }
911
912                         start = TX_BD(txdata->tx_bd_cons - 10);
913                         end = TX_BD(txdata->tx_bd_cons + 254);
914                         for (j = start; j != end; j = TX_BD(j + 1)) {
915                                 u32 *tx_bd = (u32 *)&txdata->tx_desc_ring[j];
916
917                                 BNX2X_ERR("fp%d: txdata %d, tx_bd[%x]=[%x:%x:%x:%x]\n",
918                                           i, cos, j, tx_bd[0], tx_bd[1],
919                                           tx_bd[2], tx_bd[3]);
920                         }
921                 }
922         }
923 #endif
924         bnx2x_fw_dump(bp);
925         bnx2x_mc_assert(bp);
926         BNX2X_ERR("end crash dump -----------------\n");
927 }
928
929 /*
930  * FLR Support for E2
931  *
932  * bnx2x_pf_flr_clnup() is called during nic_load in the per function HW
933  * initialization.
934  */
935 #define FLR_WAIT_USEC           10000   /* 10 miliseconds */
936 #define FLR_WAIT_INTERVAL       50      /* usec */
937 #define FLR_POLL_CNT            (FLR_WAIT_USEC/FLR_WAIT_INTERVAL) /* 200 */
938
939 struct pbf_pN_buf_regs {
940         int pN;
941         u32 init_crd;
942         u32 crd;
943         u32 crd_freed;
944 };
945
946 struct pbf_pN_cmd_regs {
947         int pN;
948         u32 lines_occup;
949         u32 lines_freed;
950 };
951
952 static void bnx2x_pbf_pN_buf_flushed(struct bnx2x *bp,
953                                      struct pbf_pN_buf_regs *regs,
954                                      u32 poll_count)
955 {
956         u32 init_crd, crd, crd_start, crd_freed, crd_freed_start;
957         u32 cur_cnt = poll_count;
958
959         crd_freed = crd_freed_start = REG_RD(bp, regs->crd_freed);
960         crd = crd_start = REG_RD(bp, regs->crd);
961         init_crd = REG_RD(bp, regs->init_crd);
962
963         DP(BNX2X_MSG_SP, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
964         DP(BNX2X_MSG_SP, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
965         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
966
967         while ((crd != init_crd) && ((u32)SUB_S32(crd_freed, crd_freed_start) <
968                (init_crd - crd_start))) {
969                 if (cur_cnt--) {
970                         udelay(FLR_WAIT_INTERVAL);
971                         crd = REG_RD(bp, regs->crd);
972                         crd_freed = REG_RD(bp, regs->crd_freed);
973                 } else {
974                         DP(BNX2X_MSG_SP, "PBF tx buffer[%d] timed out\n",
975                            regs->pN);
976                         DP(BNX2X_MSG_SP, "CREDIT[%d]      : c:%x\n",
977                            regs->pN, crd);
978                         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: c:%x\n",
979                            regs->pN, crd_freed);
980                         break;
981                 }
982         }
983         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF tx buffer[%d]\n",
984            poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
985 }
986
987 static void bnx2x_pbf_pN_cmd_flushed(struct bnx2x *bp,
988                                      struct pbf_pN_cmd_regs *regs,
989                                      u32 poll_count)
990 {
991         u32 occup, to_free, freed, freed_start;
992         u32 cur_cnt = poll_count;
993
994         occup = to_free = REG_RD(bp, regs->lines_occup);
995         freed = freed_start = REG_RD(bp, regs->lines_freed);
996
997         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
998         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
999
1000         while (occup && ((u32)SUB_S32(freed, freed_start) < to_free)) {
1001                 if (cur_cnt--) {
1002                         udelay(FLR_WAIT_INTERVAL);
1003                         occup = REG_RD(bp, regs->lines_occup);
1004                         freed = REG_RD(bp, regs->lines_freed);
1005                 } else {
1006                         DP(BNX2X_MSG_SP, "PBF cmd queue[%d] timed out\n",
1007                            regs->pN);
1008                         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n",
1009                            regs->pN, occup);
1010                         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n",
1011                            regs->pN, freed);
1012                         break;
1013                 }
1014         }
1015         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF cmd queue[%d]\n",
1016            poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
1017 }
1018
1019 static u32 bnx2x_flr_clnup_reg_poll(struct bnx2x *bp, u32 reg,
1020                                     u32 expected, u32 poll_count)
1021 {
1022         u32 cur_cnt = poll_count;
1023         u32 val;
1024
1025         while ((val = REG_RD(bp, reg)) != expected && cur_cnt--)
1026                 udelay(FLR_WAIT_INTERVAL);
1027
1028         return val;
1029 }
1030
1031 static int bnx2x_flr_clnup_poll_hw_counter(struct bnx2x *bp, u32 reg,
1032                                            char *msg, u32 poll_cnt)
1033 {
1034         u32 val = bnx2x_flr_clnup_reg_poll(bp, reg, 0, poll_cnt);
1035         if (val != 0) {
1036                 BNX2X_ERR("%s usage count=%d\n", msg, val);
1037                 return 1;
1038         }
1039         return 0;
1040 }
1041
1042 static u32 bnx2x_flr_clnup_poll_count(struct bnx2x *bp)
1043 {
1044         /* adjust polling timeout */
1045         if (CHIP_REV_IS_EMUL(bp))
1046                 return FLR_POLL_CNT * 2000;
1047
1048         if (CHIP_REV_IS_FPGA(bp))
1049                 return FLR_POLL_CNT * 120;
1050
1051         return FLR_POLL_CNT;
1052 }
1053
1054 static void bnx2x_tx_hw_flushed(struct bnx2x *bp, u32 poll_count)
1055 {
1056         struct pbf_pN_cmd_regs cmd_regs[] = {
1057                 {0, (CHIP_IS_E3B0(bp)) ?
1058                         PBF_REG_TQ_OCCUPANCY_Q0 :
1059                         PBF_REG_P0_TQ_OCCUPANCY,
1060                     (CHIP_IS_E3B0(bp)) ?
1061                         PBF_REG_TQ_LINES_FREED_CNT_Q0 :
1062                         PBF_REG_P0_TQ_LINES_FREED_CNT},
1063                 {1, (CHIP_IS_E3B0(bp)) ?
1064                         PBF_REG_TQ_OCCUPANCY_Q1 :
1065                         PBF_REG_P1_TQ_OCCUPANCY,
1066                     (CHIP_IS_E3B0(bp)) ?
1067                         PBF_REG_TQ_LINES_FREED_CNT_Q1 :
1068                         PBF_REG_P1_TQ_LINES_FREED_CNT},
1069                 {4, (CHIP_IS_E3B0(bp)) ?
1070                         PBF_REG_TQ_OCCUPANCY_LB_Q :
1071                         PBF_REG_P4_TQ_OCCUPANCY,
1072                     (CHIP_IS_E3B0(bp)) ?
1073                         PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
1074                         PBF_REG_P4_TQ_LINES_FREED_CNT}
1075         };
1076
1077         struct pbf_pN_buf_regs buf_regs[] = {
1078                 {0, (CHIP_IS_E3B0(bp)) ?
1079                         PBF_REG_INIT_CRD_Q0 :
1080                         PBF_REG_P0_INIT_CRD ,
1081                     (CHIP_IS_E3B0(bp)) ?
1082                         PBF_REG_CREDIT_Q0 :
1083                         PBF_REG_P0_CREDIT,
1084                     (CHIP_IS_E3B0(bp)) ?
1085                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
1086                         PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
1087                 {1, (CHIP_IS_E3B0(bp)) ?
1088                         PBF_REG_INIT_CRD_Q1 :
1089                         PBF_REG_P1_INIT_CRD,
1090                     (CHIP_IS_E3B0(bp)) ?
1091                         PBF_REG_CREDIT_Q1 :
1092                         PBF_REG_P1_CREDIT,
1093                     (CHIP_IS_E3B0(bp)) ?
1094                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
1095                         PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
1096                 {4, (CHIP_IS_E3B0(bp)) ?
1097                         PBF_REG_INIT_CRD_LB_Q :
1098                         PBF_REG_P4_INIT_CRD,
1099                     (CHIP_IS_E3B0(bp)) ?
1100                         PBF_REG_CREDIT_LB_Q :
1101                         PBF_REG_P4_CREDIT,
1102                     (CHIP_IS_E3B0(bp)) ?
1103                         PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
1104                         PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
1105         };
1106
1107         int i;
1108
1109         /* Verify the command queues are flushed P0, P1, P4 */
1110         for (i = 0; i < ARRAY_SIZE(cmd_regs); i++)
1111                 bnx2x_pbf_pN_cmd_flushed(bp, &cmd_regs[i], poll_count);
1112
1113
1114         /* Verify the transmission buffers are flushed P0, P1, P4 */
1115         for (i = 0; i < ARRAY_SIZE(buf_regs); i++)
1116                 bnx2x_pbf_pN_buf_flushed(bp, &buf_regs[i], poll_count);
1117 }
1118
1119 #define OP_GEN_PARAM(param) \
1120         (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
1121
1122 #define OP_GEN_TYPE(type) \
1123         (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
1124
1125 #define OP_GEN_AGG_VECT(index) \
1126         (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
1127
1128
1129 static int bnx2x_send_final_clnup(struct bnx2x *bp, u8 clnup_func,
1130                                          u32 poll_cnt)
1131 {
1132         struct sdm_op_gen op_gen = {0};
1133
1134         u32 comp_addr = BAR_CSTRORM_INTMEM +
1135                         CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func);
1136         int ret = 0;
1137
1138         if (REG_RD(bp, comp_addr)) {
1139                 BNX2X_ERR("Cleanup complete was not 0 before sending\n");
1140                 return 1;
1141         }
1142
1143         op_gen.command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
1144         op_gen.command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
1145         op_gen.command |= OP_GEN_AGG_VECT(clnup_func);
1146         op_gen.command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
1147
1148         DP(BNX2X_MSG_SP, "sending FW Final cleanup\n");
1149         REG_WR(bp, XSDM_REG_OPERATION_GEN, op_gen.command);
1150
1151         if (bnx2x_flr_clnup_reg_poll(bp, comp_addr, 1, poll_cnt) != 1) {
1152                 BNX2X_ERR("FW final cleanup did not succeed\n");
1153                 DP(BNX2X_MSG_SP, "At timeout completion address contained %x\n",
1154                    (REG_RD(bp, comp_addr)));
1155                 ret = 1;
1156         }
1157         /* Zero completion for nxt FLR */
1158         REG_WR(bp, comp_addr, 0);
1159
1160         return ret;
1161 }
1162
1163 static u8 bnx2x_is_pcie_pending(struct pci_dev *dev)
1164 {
1165         u16 status;
1166
1167         pcie_capability_read_word(dev, PCI_EXP_DEVSTA, &status);
1168         return status & PCI_EXP_DEVSTA_TRPND;
1169 }
1170
1171 /* PF FLR specific routines
1172 */
1173 static int bnx2x_poll_hw_usage_counters(struct bnx2x *bp, u32 poll_cnt)
1174 {
1175
1176         /* wait for CFC PF usage-counter to zero (includes all the VFs) */
1177         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1178                         CFC_REG_NUM_LCIDS_INSIDE_PF,
1179                         "CFC PF usage counter timed out",
1180                         poll_cnt))
1181                 return 1;
1182
1183
1184         /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
1185         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1186                         DORQ_REG_PF_USAGE_CNT,
1187                         "DQ PF usage counter timed out",
1188                         poll_cnt))
1189                 return 1;
1190
1191         /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
1192         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1193                         QM_REG_PF_USG_CNT_0 + 4*BP_FUNC(bp),
1194                         "QM PF usage counter timed out",
1195                         poll_cnt))
1196                 return 1;
1197
1198         /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
1199         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1200                         TM_REG_LIN0_VNIC_UC + 4*BP_PORT(bp),
1201                         "Timers VNIC usage counter timed out",
1202                         poll_cnt))
1203                 return 1;
1204         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1205                         TM_REG_LIN0_NUM_SCANS + 4*BP_PORT(bp),
1206                         "Timers NUM_SCANS usage counter timed out",
1207                         poll_cnt))
1208                 return 1;
1209
1210         /* Wait DMAE PF usage counter to zero */
1211         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1212                         dmae_reg_go_c[INIT_DMAE_C(bp)],
1213                         "DMAE dommand register timed out",
1214                         poll_cnt))
1215                 return 1;
1216
1217         return 0;
1218 }
1219
1220 static void bnx2x_hw_enable_status(struct bnx2x *bp)
1221 {
1222         u32 val;
1223
1224         val = REG_RD(bp, CFC_REG_WEAK_ENABLE_PF);
1225         DP(BNX2X_MSG_SP, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
1226
1227         val = REG_RD(bp, PBF_REG_DISABLE_PF);
1228         DP(BNX2X_MSG_SP, "PBF_REG_DISABLE_PF is 0x%x\n", val);
1229
1230         val = REG_RD(bp, IGU_REG_PCI_PF_MSI_EN);
1231         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
1232
1233         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_EN);
1234         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
1235
1236         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
1237         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
1238
1239         val = REG_RD(bp, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
1240         DP(BNX2X_MSG_SP, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
1241
1242         val = REG_RD(bp, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
1243         DP(BNX2X_MSG_SP, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
1244
1245         val = REG_RD(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
1246         DP(BNX2X_MSG_SP, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n",
1247            val);
1248 }
1249
1250 static int bnx2x_pf_flr_clnup(struct bnx2x *bp)
1251 {
1252         u32 poll_cnt = bnx2x_flr_clnup_poll_count(bp);
1253
1254         DP(BNX2X_MSG_SP, "Cleanup after FLR PF[%d]\n", BP_ABS_FUNC(bp));
1255
1256         /* Re-enable PF target read access */
1257         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
1258
1259         /* Poll HW usage counters */
1260         DP(BNX2X_MSG_SP, "Polling usage counters\n");
1261         if (bnx2x_poll_hw_usage_counters(bp, poll_cnt))
1262                 return -EBUSY;
1263
1264         /* Zero the igu 'trailing edge' and 'leading edge' */
1265
1266         /* Send the FW cleanup command */
1267         if (bnx2x_send_final_clnup(bp, (u8)BP_FUNC(bp), poll_cnt))
1268                 return -EBUSY;
1269
1270         /* ATC cleanup */
1271
1272         /* Verify TX hw is flushed */
1273         bnx2x_tx_hw_flushed(bp, poll_cnt);
1274
1275         /* Wait 100ms (not adjusted according to platform) */
1276         msleep(100);
1277
1278         /* Verify no pending pci transactions */
1279         if (bnx2x_is_pcie_pending(bp->pdev))
1280                 BNX2X_ERR("PCIE Transactions still pending\n");
1281
1282         /* Debug */
1283         bnx2x_hw_enable_status(bp);
1284
1285         /*
1286          * Master enable - Due to WB DMAE writes performed before this
1287          * register is re-initialized as part of the regular function init
1288          */
1289         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
1290
1291         return 0;
1292 }
1293
1294 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1295 {
1296         int port = BP_PORT(bp);
1297         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1298         u32 val = REG_RD(bp, addr);
1299         bool msix = (bp->flags & USING_MSIX_FLAG) ? true : false;
1300         bool single_msix = (bp->flags & USING_SINGLE_MSIX_FLAG) ? true : false;
1301         bool msi = (bp->flags & USING_MSI_FLAG) ? true : false;
1302
1303         if (msix) {
1304                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1305                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1306                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1307                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1308                 if (single_msix)
1309                         val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
1310         } else if (msi) {
1311                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1312                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1313                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1314                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1315         } else {
1316                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1317                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1318                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1319                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1320
1321                 if (!CHIP_IS_E1(bp)) {
1322                         DP(NETIF_MSG_IFUP,
1323                            "write %x to HC %d (addr 0x%x)\n", val, port, addr);
1324
1325                         REG_WR(bp, addr, val);
1326
1327                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1328                 }
1329         }
1330
1331         if (CHIP_IS_E1(bp))
1332                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1333
1334         DP(NETIF_MSG_IFUP,
1335            "write %x to HC %d (addr 0x%x) mode %s\n", val, port, addr,
1336            (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1337
1338         REG_WR(bp, addr, val);
1339         /*
1340          * Ensure that HC_CONFIG is written before leading/trailing edge config
1341          */
1342         mmiowb();
1343         barrier();
1344
1345         if (!CHIP_IS_E1(bp)) {
1346                 /* init leading/trailing edge */
1347                 if (IS_MF(bp)) {
1348                         val = (0xee0f | (1 << (BP_VN(bp) + 4)));
1349                         if (bp->port.pmf)
1350                                 /* enable nig and gpio3 attention */
1351                                 val |= 0x1100;
1352                 } else
1353                         val = 0xffff;
1354
1355                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1356                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1357         }
1358
1359         /* Make sure that interrupts are indeed enabled from here on */
1360         mmiowb();
1361 }
1362
1363 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1364 {
1365         u32 val;
1366         bool msix = (bp->flags & USING_MSIX_FLAG) ? true : false;
1367         bool single_msix = (bp->flags & USING_SINGLE_MSIX_FLAG) ? true : false;
1368         bool msi = (bp->flags & USING_MSI_FLAG) ? true : false;
1369
1370         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1371
1372         if (msix) {
1373                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1374                          IGU_PF_CONF_SINGLE_ISR_EN);
1375                 val |= (IGU_PF_CONF_FUNC_EN |
1376                         IGU_PF_CONF_MSI_MSIX_EN |
1377                         IGU_PF_CONF_ATTN_BIT_EN);
1378
1379                 if (single_msix)
1380                         val |= IGU_PF_CONF_SINGLE_ISR_EN;
1381         } else if (msi) {
1382                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1383                 val |= (IGU_PF_CONF_FUNC_EN |
1384                         IGU_PF_CONF_MSI_MSIX_EN |
1385                         IGU_PF_CONF_ATTN_BIT_EN |
1386                         IGU_PF_CONF_SINGLE_ISR_EN);
1387         } else {
1388                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1389                 val |= (IGU_PF_CONF_FUNC_EN |
1390                         IGU_PF_CONF_INT_LINE_EN |
1391                         IGU_PF_CONF_ATTN_BIT_EN |
1392                         IGU_PF_CONF_SINGLE_ISR_EN);
1393         }
1394
1395         DP(NETIF_MSG_IFUP, "write 0x%x to IGU  mode %s\n",
1396            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1397
1398         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1399
1400         if (val & IGU_PF_CONF_INT_LINE_EN)
1401                 pci_intx(bp->pdev, true);
1402
1403         barrier();
1404
1405         /* init leading/trailing edge */
1406         if (IS_MF(bp)) {
1407                 val = (0xee0f | (1 << (BP_VN(bp) + 4)));
1408                 if (bp->port.pmf)
1409                         /* enable nig and gpio3 attention */
1410                         val |= 0x1100;
1411         } else
1412                 val = 0xffff;
1413
1414         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1415         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1416
1417         /* Make sure that interrupts are indeed enabled from here on */
1418         mmiowb();
1419 }
1420
1421 void bnx2x_int_enable(struct bnx2x *bp)
1422 {
1423         if (bp->common.int_block == INT_BLOCK_HC)
1424                 bnx2x_hc_int_enable(bp);
1425         else
1426                 bnx2x_igu_int_enable(bp);
1427 }
1428
1429 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1430 {
1431         int port = BP_PORT(bp);
1432         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1433         u32 val = REG_RD(bp, addr);
1434
1435         /*
1436          * in E1 we must use only PCI configuration space to disable
1437          * MSI/MSIX capablility
1438          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1439          */
1440         if (CHIP_IS_E1(bp)) {
1441                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1442                  *  Use mask register to prevent from HC sending interrupts
1443                  *  after we exit the function
1444                  */
1445                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1446
1447                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1448                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1449                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1450         } else
1451                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1452                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1453                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1454                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1455
1456         DP(NETIF_MSG_IFDOWN,
1457            "write %x to HC %d (addr 0x%x)\n",
1458            val, port, addr);
1459
1460         /* flush all outstanding writes */
1461         mmiowb();
1462
1463         REG_WR(bp, addr, val);
1464         if (REG_RD(bp, addr) != val)
1465                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1466 }
1467
1468 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1469 {
1470         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1471
1472         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1473                  IGU_PF_CONF_INT_LINE_EN |
1474                  IGU_PF_CONF_ATTN_BIT_EN);
1475
1476         DP(NETIF_MSG_IFDOWN, "write %x to IGU\n", val);
1477
1478         /* flush all outstanding writes */
1479         mmiowb();
1480
1481         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1482         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1483                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1484 }
1485
1486 void bnx2x_int_disable(struct bnx2x *bp)
1487 {
1488         if (bp->common.int_block == INT_BLOCK_HC)
1489                 bnx2x_hc_int_disable(bp);
1490         else
1491                 bnx2x_igu_int_disable(bp);
1492 }
1493
1494 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1495 {
1496         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1497         int i, offset;
1498
1499         if (disable_hw)
1500                 /* prevent the HW from sending interrupts */
1501                 bnx2x_int_disable(bp);
1502
1503         /* make sure all ISRs are done */
1504         if (msix) {
1505                 synchronize_irq(bp->msix_table[0].vector);
1506                 offset = 1;
1507 #ifdef BCM_CNIC
1508                 offset++;
1509 #endif
1510                 for_each_eth_queue(bp, i)
1511                         synchronize_irq(bp->msix_table[offset++].vector);
1512         } else
1513                 synchronize_irq(bp->pdev->irq);
1514
1515         /* make sure sp_task is not running */
1516         cancel_delayed_work(&bp->sp_task);
1517         cancel_delayed_work(&bp->period_task);
1518         flush_workqueue(bnx2x_wq);
1519 }
1520
1521 /* fast path */
1522
1523 /*
1524  * General service functions
1525  */
1526
1527 /* Return true if succeeded to acquire the lock */
1528 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1529 {
1530         u32 lock_status;
1531         u32 resource_bit = (1 << resource);
1532         int func = BP_FUNC(bp);
1533         u32 hw_lock_control_reg;
1534
1535         DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1536            "Trying to take a lock on resource %d\n", resource);
1537
1538         /* Validating that the resource is within range */
1539         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1540                 DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1541                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1542                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1543                 return false;
1544         }
1545
1546         if (func <= 5)
1547                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1548         else
1549                 hw_lock_control_reg =
1550                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1551
1552         /* Try to acquire the lock */
1553         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1554         lock_status = REG_RD(bp, hw_lock_control_reg);
1555         if (lock_status & resource_bit)
1556                 return true;
1557
1558         DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1559            "Failed to get a lock on resource %d\n", resource);
1560         return false;
1561 }
1562
1563 /**
1564  * bnx2x_get_leader_lock_resource - get the recovery leader resource id
1565  *
1566  * @bp: driver handle
1567  *
1568  * Returns the recovery leader resource id according to the engine this function
1569  * belongs to. Currently only only 2 engines is supported.
1570  */
1571 static int bnx2x_get_leader_lock_resource(struct bnx2x *bp)
1572 {
1573         if (BP_PATH(bp))
1574                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_1;
1575         else
1576                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_0;
1577 }
1578
1579 /**
1580  * bnx2x_trylock_leader_lock- try to aquire a leader lock.
1581  *
1582  * @bp: driver handle
1583  *
1584  * Tries to aquire a leader lock for current engine.
1585  */
1586 static bool bnx2x_trylock_leader_lock(struct bnx2x *bp)
1587 {
1588         return bnx2x_trylock_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1589 }
1590
1591 #ifdef BCM_CNIC
1592 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err);
1593 #endif
1594
1595 void bnx2x_sp_event(struct bnx2x_fastpath *fp, union eth_rx_cqe *rr_cqe)
1596 {
1597         struct bnx2x *bp = fp->bp;
1598         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1599         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1600         enum bnx2x_queue_cmd drv_cmd = BNX2X_Q_CMD_MAX;
1601         struct bnx2x_queue_sp_obj *q_obj = &bnx2x_sp_obj(bp, fp).q_obj;
1602
1603         DP(BNX2X_MSG_SP,
1604            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1605            fp->index, cid, command, bp->state,
1606            rr_cqe->ramrod_cqe.ramrod_type);
1607
1608         switch (command) {
1609         case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
1610                 DP(BNX2X_MSG_SP, "got UPDATE ramrod. CID %d\n", cid);
1611                 drv_cmd = BNX2X_Q_CMD_UPDATE;
1612                 break;
1613
1614         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
1615                 DP(BNX2X_MSG_SP, "got MULTI[%d] setup ramrod\n", cid);
1616                 drv_cmd = BNX2X_Q_CMD_SETUP;
1617                 break;
1618
1619         case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
1620                 DP(BNX2X_MSG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
1621                 drv_cmd = BNX2X_Q_CMD_SETUP_TX_ONLY;
1622                 break;
1623
1624         case (RAMROD_CMD_ID_ETH_HALT):
1625                 DP(BNX2X_MSG_SP, "got MULTI[%d] halt ramrod\n", cid);
1626                 drv_cmd = BNX2X_Q_CMD_HALT;
1627                 break;
1628
1629         case (RAMROD_CMD_ID_ETH_TERMINATE):
1630                 DP(BNX2X_MSG_SP, "got MULTI[%d] teminate ramrod\n", cid);
1631                 drv_cmd = BNX2X_Q_CMD_TERMINATE;
1632                 break;
1633
1634         case (RAMROD_CMD_ID_ETH_EMPTY):
1635                 DP(BNX2X_MSG_SP, "got MULTI[%d] empty ramrod\n", cid);
1636                 drv_cmd = BNX2X_Q_CMD_EMPTY;
1637                 break;
1638
1639         default:
1640                 BNX2X_ERR("unexpected MC reply (%d) on fp[%d]\n",
1641                           command, fp->index);
1642                 return;
1643         }
1644
1645         if ((drv_cmd != BNX2X_Q_CMD_MAX) &&
1646             q_obj->complete_cmd(bp, q_obj, drv_cmd))
1647                 /* q_obj->complete_cmd() failure means that this was
1648                  * an unexpected completion.
1649                  *
1650                  * In this case we don't want to increase the bp->spq_left
1651                  * because apparently we haven't sent this command the first
1652                  * place.
1653                  */
1654 #ifdef BNX2X_STOP_ON_ERROR
1655                 bnx2x_panic();
1656 #else
1657                 return;
1658 #endif
1659
1660         smp_mb__before_atomic_inc();
1661         atomic_inc(&bp->cq_spq_left);
1662         /* push the change in bp->spq_left and towards the memory */
1663         smp_mb__after_atomic_inc();
1664
1665         DP(BNX2X_MSG_SP, "bp->cq_spq_left %x\n", atomic_read(&bp->cq_spq_left));
1666
1667         if ((drv_cmd == BNX2X_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
1668             (!!test_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state))) {
1669                 /* if Q update ramrod is completed for last Q in AFEX vif set
1670                  * flow, then ACK MCP at the end
1671                  *
1672                  * mark pending ACK to MCP bit.
1673                  * prevent case that both bits are cleared.
1674                  * At the end of load/unload driver checks that
1675                  * sp_state is cleaerd, and this order prevents
1676                  * races
1677                  */
1678                 smp_mb__before_clear_bit();
1679                 set_bit(BNX2X_AFEX_PENDING_VIFSET_MCP_ACK, &bp->sp_state);
1680                 wmb();
1681                 clear_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state);
1682                 smp_mb__after_clear_bit();
1683
1684                 /* schedule workqueue to send ack to MCP */
1685                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1686         }
1687
1688         return;
1689 }
1690
1691 void bnx2x_update_rx_prod(struct bnx2x *bp, struct bnx2x_fastpath *fp,
1692                         u16 bd_prod, u16 rx_comp_prod, u16 rx_sge_prod)
1693 {
1694         u32 start = BAR_USTRORM_INTMEM + fp->ustorm_rx_prods_offset;
1695
1696         bnx2x_update_rx_prod_gen(bp, fp, bd_prod, rx_comp_prod, rx_sge_prod,
1697                                  start);
1698 }
1699
1700 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1701 {
1702         struct bnx2x *bp = netdev_priv(dev_instance);
1703         u16 status = bnx2x_ack_int(bp);
1704         u16 mask;
1705         int i;
1706         u8 cos;
1707
1708         /* Return here if interrupt is shared and it's not for us */
1709         if (unlikely(status == 0)) {
1710                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1711                 return IRQ_NONE;
1712         }
1713         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1714
1715 #ifdef BNX2X_STOP_ON_ERROR
1716         if (unlikely(bp->panic))
1717                 return IRQ_HANDLED;
1718 #endif
1719
1720         for_each_eth_queue(bp, i) {
1721                 struct bnx2x_fastpath *fp = &bp->fp[i];
1722
1723                 mask = 0x2 << (fp->index + CNIC_PRESENT);
1724                 if (status & mask) {
1725                         /* Handle Rx or Tx according to SB id */
1726                         prefetch(fp->rx_cons_sb);
1727                         for_each_cos_in_tx_queue(fp, cos)
1728                                 prefetch(fp->txdata_ptr[cos]->tx_cons_sb);
1729                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1730                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1731                         status &= ~mask;
1732                 }
1733         }
1734
1735 #ifdef BCM_CNIC
1736         mask = 0x2;
1737         if (status & (mask | 0x1)) {
1738                 struct cnic_ops *c_ops = NULL;
1739
1740                 if (likely(bp->state == BNX2X_STATE_OPEN)) {
1741                         rcu_read_lock();
1742                         c_ops = rcu_dereference(bp->cnic_ops);
1743                         if (c_ops)
1744                                 c_ops->cnic_handler(bp->cnic_data, NULL);
1745                         rcu_read_unlock();
1746                 }
1747
1748                 status &= ~mask;
1749         }
1750 #endif
1751
1752         if (unlikely(status & 0x1)) {
1753                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1754
1755                 status &= ~0x1;
1756                 if (!status)
1757                         return IRQ_HANDLED;
1758         }
1759
1760         if (unlikely(status))
1761                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1762                    status);
1763
1764         return IRQ_HANDLED;
1765 }
1766
1767 /* Link */
1768
1769 /*
1770  * General service functions
1771  */
1772
1773 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1774 {
1775         u32 lock_status;
1776         u32 resource_bit = (1 << resource);
1777         int func = BP_FUNC(bp);
1778         u32 hw_lock_control_reg;
1779         int cnt;
1780
1781         /* Validating that the resource is within range */
1782         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1783                 BNX2X_ERR("resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1784                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1785                 return -EINVAL;
1786         }
1787
1788         if (func <= 5) {
1789                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1790         } else {
1791                 hw_lock_control_reg =
1792                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1793         }
1794
1795         /* Validating that the resource is not already taken */
1796         lock_status = REG_RD(bp, hw_lock_control_reg);
1797         if (lock_status & resource_bit) {
1798                 BNX2X_ERR("lock_status 0x%x  resource_bit 0x%x\n",
1799                    lock_status, resource_bit);
1800                 return -EEXIST;
1801         }
1802
1803         /* Try for 5 second every 5ms */
1804         for (cnt = 0; cnt < 1000; cnt++) {
1805                 /* Try to acquire the lock */
1806                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1807                 lock_status = REG_RD(bp, hw_lock_control_reg);
1808                 if (lock_status & resource_bit)
1809                         return 0;
1810
1811                 msleep(5);
1812         }
1813         BNX2X_ERR("Timeout\n");
1814         return -EAGAIN;
1815 }
1816
1817 int bnx2x_release_leader_lock(struct bnx2x *bp)
1818 {
1819         return bnx2x_release_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1820 }
1821
1822 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1823 {
1824         u32 lock_status;
1825         u32 resource_bit = (1 << resource);
1826         int func = BP_FUNC(bp);
1827         u32 hw_lock_control_reg;
1828
1829         /* Validating that the resource is within range */
1830         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1831                 BNX2X_ERR("resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1832                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1833                 return -EINVAL;
1834         }
1835
1836         if (func <= 5) {
1837                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1838         } else {
1839                 hw_lock_control_reg =
1840                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1841         }
1842
1843         /* Validating that the resource is currently taken */
1844         lock_status = REG_RD(bp, hw_lock_control_reg);
1845         if (!(lock_status & resource_bit)) {
1846                 BNX2X_ERR("lock_status 0x%x resource_bit 0x%x. unlock was called but lock wasn't taken!\n",
1847                    lock_status, resource_bit);
1848                 return -EFAULT;
1849         }
1850
1851         REG_WR(bp, hw_lock_control_reg, resource_bit);
1852         return 0;
1853 }
1854
1855
1856 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1857 {
1858         /* The GPIO should be swapped if swap register is set and active */
1859         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1860                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1861         int gpio_shift = gpio_num +
1862                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1863         u32 gpio_mask = (1 << gpio_shift);
1864         u32 gpio_reg;
1865         int value;
1866
1867         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1868                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1869                 return -EINVAL;
1870         }
1871
1872         /* read GPIO value */
1873         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1874
1875         /* get the requested pin value */
1876         if ((gpio_reg & gpio_mask) == gpio_mask)
1877                 value = 1;
1878         else
1879                 value = 0;
1880
1881         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1882
1883         return value;
1884 }
1885
1886 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1887 {
1888         /* The GPIO should be swapped if swap register is set and active */
1889         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1890                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1891         int gpio_shift = gpio_num +
1892                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1893         u32 gpio_mask = (1 << gpio_shift);
1894         u32 gpio_reg;
1895
1896         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1897                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1898                 return -EINVAL;
1899         }
1900
1901         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1902         /* read GPIO and mask except the float bits */
1903         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1904
1905         switch (mode) {
1906         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1907                 DP(NETIF_MSG_LINK,
1908                    "Set GPIO %d (shift %d) -> output low\n",
1909                    gpio_num, gpio_shift);
1910                 /* clear FLOAT and set CLR */
1911                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1912                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1913                 break;
1914
1915         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1916                 DP(NETIF_MSG_LINK,
1917                    "Set GPIO %d (shift %d) -> output high\n",
1918                    gpio_num, gpio_shift);
1919                 /* clear FLOAT and set SET */
1920                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1921                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1922                 break;
1923
1924         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1925                 DP(NETIF_MSG_LINK,
1926                    "Set GPIO %d (shift %d) -> input\n",
1927                    gpio_num, gpio_shift);
1928                 /* set FLOAT */
1929                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1930                 break;
1931
1932         default:
1933                 break;
1934         }
1935
1936         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1937         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1938
1939         return 0;
1940 }
1941
1942 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode)
1943 {
1944         u32 gpio_reg = 0;
1945         int rc = 0;
1946
1947         /* Any port swapping should be handled by caller. */
1948
1949         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1950         /* read GPIO and mask except the float bits */
1951         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1952         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1953         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1954         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1955
1956         switch (mode) {
1957         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1958                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output low\n", pins);
1959                 /* set CLR */
1960                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
1961                 break;
1962
1963         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1964                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output high\n", pins);
1965                 /* set SET */
1966                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
1967                 break;
1968
1969         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1970                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> input\n", pins);
1971                 /* set FLOAT */
1972                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1973                 break;
1974
1975         default:
1976                 BNX2X_ERR("Invalid GPIO mode assignment %d\n", mode);
1977                 rc = -EINVAL;
1978                 break;
1979         }
1980
1981         if (rc == 0)
1982                 REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1983
1984         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1985
1986         return rc;
1987 }
1988
1989 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1990 {
1991         /* The GPIO should be swapped if swap register is set and active */
1992         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1993                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1994         int gpio_shift = gpio_num +
1995                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1996         u32 gpio_mask = (1 << gpio_shift);
1997         u32 gpio_reg;
1998
1999         if (gpio_num > MISC_REGISTERS_GPIO_3) {
2000                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
2001                 return -EINVAL;
2002         }
2003
2004         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2005         /* read GPIO int */
2006         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
2007
2008         switch (mode) {
2009         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2010                 DP(NETIF_MSG_LINK,
2011                    "Clear GPIO INT %d (shift %d) -> output low\n",
2012                    gpio_num, gpio_shift);
2013                 /* clear SET and set CLR */
2014                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2015                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2016                 break;
2017
2018         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2019                 DP(NETIF_MSG_LINK,
2020                    "Set GPIO INT %d (shift %d) -> output high\n",
2021                    gpio_num, gpio_shift);
2022                 /* clear CLR and set SET */
2023                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2024                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2025                 break;
2026
2027         default:
2028                 break;
2029         }
2030
2031         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
2032         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2033
2034         return 0;
2035 }
2036
2037 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
2038 {
2039         u32 spio_mask = (1 << spio_num);
2040         u32 spio_reg;
2041
2042         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
2043             (spio_num > MISC_REGISTERS_SPIO_7)) {
2044                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
2045                 return -EINVAL;
2046         }
2047
2048         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2049         /* read SPIO and mask except the float bits */
2050         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
2051
2052         switch (mode) {
2053         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
2054                 DP(NETIF_MSG_HW, "Set SPIO %d -> output low\n", spio_num);
2055                 /* clear FLOAT and set CLR */
2056                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2057                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
2058                 break;
2059
2060         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
2061                 DP(NETIF_MSG_HW, "Set SPIO %d -> output high\n", spio_num);
2062                 /* clear FLOAT and set SET */
2063                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2064                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
2065                 break;
2066
2067         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
2068                 DP(NETIF_MSG_HW, "Set SPIO %d -> input\n", spio_num);
2069                 /* set FLOAT */
2070                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2071                 break;
2072
2073         default:
2074                 break;
2075         }
2076
2077         REG_WR(bp, MISC_REG_SPIO, spio_reg);
2078         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2079
2080         return 0;
2081 }
2082
2083 void bnx2x_calc_fc_adv(struct bnx2x *bp)
2084 {
2085         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
2086         switch (bp->link_vars.ieee_fc &
2087                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
2088         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
2089                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2090                                                    ADVERTISED_Pause);
2091                 break;
2092
2093         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
2094                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
2095                                                   ADVERTISED_Pause);
2096                 break;
2097
2098         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
2099                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
2100                 break;
2101
2102         default:
2103                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2104                                                    ADVERTISED_Pause);
2105                 break;
2106         }
2107 }
2108
2109 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
2110 {
2111         if (!BP_NOMCP(bp)) {
2112                 u8 rc;
2113                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
2114                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
2115                 /*
2116                  * Initialize link parameters structure variables
2117                  * It is recommended to turn off RX FC for jumbo frames
2118                  * for better performance
2119                  */
2120                 if (CHIP_IS_E1x(bp) && (bp->dev->mtu > 5000))
2121                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
2122                 else
2123                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
2124
2125                 bnx2x_acquire_phy_lock(bp);
2126
2127                 if (load_mode == LOAD_DIAG) {
2128                         struct link_params *lp = &bp->link_params;
2129                         lp->loopback_mode = LOOPBACK_XGXS;
2130                         /* do PHY loopback at 10G speed, if possible */
2131                         if (lp->req_line_speed[cfx_idx] < SPEED_10000) {
2132                                 if (lp->speed_cap_mask[cfx_idx] &
2133                                     PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)
2134                                         lp->req_line_speed[cfx_idx] =
2135                                         SPEED_10000;
2136                                 else
2137                                         lp->req_line_speed[cfx_idx] =
2138                                         SPEED_1000;
2139                         }
2140                 }
2141
2142                 if (load_mode == LOAD_LOOPBACK_EXT) {
2143                         struct link_params *lp = &bp->link_params;
2144                         lp->loopback_mode = LOOPBACK_EXT;
2145                 }
2146
2147                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2148
2149                 bnx2x_release_phy_lock(bp);
2150
2151                 bnx2x_calc_fc_adv(bp);
2152
2153                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
2154                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2155                         bnx2x_link_report(bp);
2156                 } else
2157                         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2158                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
2159                 return rc;
2160         }
2161         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
2162         return -EINVAL;
2163 }
2164
2165 void bnx2x_link_set(struct bnx2x *bp)
2166 {
2167         if (!BP_NOMCP(bp)) {
2168                 bnx2x_acquire_phy_lock(bp);
2169                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2170                 bnx2x_release_phy_lock(bp);
2171
2172                 bnx2x_calc_fc_adv(bp);
2173         } else
2174                 BNX2X_ERR("Bootcode is missing - can not set link\n");
2175 }
2176
2177 static void bnx2x__link_reset(struct bnx2x *bp)
2178 {
2179         if (!BP_NOMCP(bp)) {
2180                 bnx2x_acquire_phy_lock(bp);
2181                 bnx2x_lfa_reset(&bp->link_params, &bp->link_vars);
2182                 bnx2x_release_phy_lock(bp);
2183         } else
2184                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
2185 }
2186
2187 void bnx2x_force_link_reset(struct bnx2x *bp)
2188 {
2189         bnx2x_acquire_phy_lock(bp);
2190         bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2191         bnx2x_release_phy_lock(bp);
2192 }
2193
2194 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
2195 {
2196         u8 rc = 0;
2197
2198         if (!BP_NOMCP(bp)) {
2199                 bnx2x_acquire_phy_lock(bp);
2200                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
2201                                      is_serdes);
2202                 bnx2x_release_phy_lock(bp);
2203         } else
2204                 BNX2X_ERR("Bootcode is missing - can not test link\n");
2205
2206         return rc;
2207 }
2208
2209
2210 /* Calculates the sum of vn_min_rates.
2211    It's needed for further normalizing of the min_rates.
2212    Returns:
2213      sum of vn_min_rates.
2214        or
2215      0 - if all the min_rates are 0.
2216      In the later case fainess algorithm should be deactivated.
2217      If not all min_rates are zero then those that are zeroes will be set to 1.
2218  */
2219 static void bnx2x_calc_vn_min(struct bnx2x *bp,
2220                                       struct cmng_init_input *input)
2221 {
2222         int all_zero = 1;
2223         int vn;
2224
2225         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2226                 u32 vn_cfg = bp->mf_config[vn];
2227                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2228                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2229
2230                 /* Skip hidden vns */
2231                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2232                         vn_min_rate = 0;
2233                 /* If min rate is zero - set it to 1 */
2234                 else if (!vn_min_rate)
2235                         vn_min_rate = DEF_MIN_RATE;
2236                 else
2237                         all_zero = 0;
2238
2239                 input->vnic_min_rate[vn] = vn_min_rate;
2240         }
2241
2242         /* if ETS or all min rates are zeros - disable fairness */
2243         if (BNX2X_IS_ETS_ENABLED(bp)) {
2244                 input->flags.cmng_enables &=
2245                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2246                 DP(NETIF_MSG_IFUP, "Fairness will be disabled due to ETS\n");
2247         } else if (all_zero) {
2248                 input->flags.cmng_enables &=
2249                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2250                 DP(NETIF_MSG_IFUP,
2251                    "All MIN values are zeroes fairness will be disabled\n");
2252         } else
2253                 input->flags.cmng_enables |=
2254                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2255 }
2256
2257 static void bnx2x_calc_vn_max(struct bnx2x *bp, int vn,
2258                                     struct cmng_init_input *input)
2259 {
2260         u16 vn_max_rate;
2261         u32 vn_cfg = bp->mf_config[vn];
2262
2263         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2264                 vn_max_rate = 0;
2265         else {
2266                 u32 maxCfg = bnx2x_extract_max_cfg(bp, vn_cfg);
2267
2268                 if (IS_MF_SI(bp)) {
2269                         /* maxCfg in percents of linkspeed */
2270                         vn_max_rate = (bp->link_vars.line_speed * maxCfg) / 100;
2271                 } else /* SD modes */
2272                         /* maxCfg is absolute in 100Mb units */
2273                         vn_max_rate = maxCfg * 100;
2274         }
2275
2276         DP(NETIF_MSG_IFUP, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
2277
2278         input->vnic_max_rate[vn] = vn_max_rate;
2279 }
2280
2281
2282 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2283 {
2284         if (CHIP_REV_IS_SLOW(bp))
2285                 return CMNG_FNS_NONE;
2286         if (IS_MF(bp))
2287                 return CMNG_FNS_MINMAX;
2288
2289         return CMNG_FNS_NONE;
2290 }
2291
2292 void bnx2x_read_mf_cfg(struct bnx2x *bp)
2293 {
2294         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2295
2296         if (BP_NOMCP(bp))
2297                 return; /* what should be the default bvalue in this case */
2298
2299         /* For 2 port configuration the absolute function number formula
2300          * is:
2301          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2302          *
2303          *      and there are 4 functions per port
2304          *
2305          * For 4 port configuration it is
2306          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2307          *
2308          *      and there are 2 functions per port
2309          */
2310         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2311                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2312
2313                 if (func >= E1H_FUNC_MAX)
2314                         break;
2315
2316                 bp->mf_config[vn] =
2317                         MF_CFG_RD(bp, func_mf_config[func].config);
2318         }
2319         if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2320                 DP(NETIF_MSG_IFUP, "mf_cfg function disabled\n");
2321                 bp->flags |= MF_FUNC_DIS;
2322         } else {
2323                 DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2324                 bp->flags &= ~MF_FUNC_DIS;
2325         }
2326 }
2327
2328 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2329 {
2330         struct cmng_init_input input;
2331         memset(&input, 0, sizeof(struct cmng_init_input));
2332
2333         input.port_rate = bp->link_vars.line_speed;
2334
2335         if (cmng_type == CMNG_FNS_MINMAX) {
2336                 int vn;
2337
2338                 /* read mf conf from shmem */
2339                 if (read_cfg)
2340                         bnx2x_read_mf_cfg(bp);
2341
2342                 /* vn_weight_sum and enable fairness if not 0 */
2343                 bnx2x_calc_vn_min(bp, &input);
2344
2345                 /* calculate and set min-max rate for each vn */
2346                 if (bp->port.pmf)
2347                         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++)
2348                                 bnx2x_calc_vn_max(bp, vn, &input);
2349
2350                 /* always enable rate shaping and fairness */
2351                 input.flags.cmng_enables |=
2352                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2353
2354                 bnx2x_init_cmng(&input, &bp->cmng);
2355                 return;
2356         }
2357
2358         /* rate shaping and fairness are disabled */
2359         DP(NETIF_MSG_IFUP,
2360            "rate shaping and fairness are disabled\n");
2361 }
2362
2363 static void storm_memset_cmng(struct bnx2x *bp,
2364                               struct cmng_init *cmng,
2365                               u8 port)
2366 {
2367         int vn;
2368         size_t size = sizeof(struct cmng_struct_per_port);
2369
2370         u32 addr = BAR_XSTRORM_INTMEM +
2371                         XSTORM_CMNG_PER_PORT_VARS_OFFSET(port);
2372
2373         __storm_memset_struct(bp, addr, size, (u32 *)&cmng->port);
2374
2375         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2376                 int func = func_by_vn(bp, vn);
2377
2378                 addr = BAR_XSTRORM_INTMEM +
2379                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func);
2380                 size = sizeof(struct rate_shaping_vars_per_vn);
2381                 __storm_memset_struct(bp, addr, size,
2382                                       (u32 *)&cmng->vnic.vnic_max_rate[vn]);
2383
2384                 addr = BAR_XSTRORM_INTMEM +
2385                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func);
2386                 size = sizeof(struct fairness_vars_per_vn);
2387                 __storm_memset_struct(bp, addr, size,
2388                                       (u32 *)&cmng->vnic.vnic_min_rate[vn]);
2389         }
2390 }
2391
2392 /* This function is called upon link interrupt */
2393 static void bnx2x_link_attn(struct bnx2x *bp)
2394 {
2395         /* Make sure that we are synced with the current statistics */
2396         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2397
2398         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2399
2400         if (bp->link_vars.link_up) {
2401
2402                 /* dropless flow control */
2403                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2404                         int port = BP_PORT(bp);
2405                         u32 pause_enabled = 0;
2406
2407                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2408                                 pause_enabled = 1;
2409
2410                         REG_WR(bp, BAR_USTRORM_INTMEM +
2411                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2412                                pause_enabled);
2413                 }
2414
2415                 if (bp->link_vars.mac_type != MAC_TYPE_EMAC) {
2416                         struct host_port_stats *pstats;
2417
2418                         pstats = bnx2x_sp(bp, port_stats);
2419                         /* reset old mac stats */
2420                         memset(&(pstats->mac_stx[0]), 0,
2421                                sizeof(struct mac_stx));
2422                 }
2423                 if (bp->state == BNX2X_STATE_OPEN)
2424                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2425         }
2426
2427         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2428                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2429
2430                 if (cmng_fns != CMNG_FNS_NONE) {
2431                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2432                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2433                 } else
2434                         /* rate shaping and fairness are disabled */
2435                         DP(NETIF_MSG_IFUP,
2436                            "single function mode without fairness\n");
2437         }
2438
2439         __bnx2x_link_report(bp);
2440
2441         if (IS_MF(bp))
2442                 bnx2x_link_sync_notify(bp);
2443 }
2444
2445 void bnx2x__link_status_update(struct bnx2x *bp)
2446 {
2447         if (bp->state != BNX2X_STATE_OPEN)
2448                 return;
2449
2450         /* read updated dcb configuration */
2451         bnx2x_dcbx_pmf_update(bp);
2452
2453         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2454
2455         if (bp->link_vars.link_up)
2456                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2457         else
2458                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2459
2460         /* indicate link status */
2461         bnx2x_link_report(bp);
2462 }
2463
2464 static int bnx2x_afex_func_update(struct bnx2x *bp, u16 vifid,
2465                                   u16 vlan_val, u8 allowed_prio)
2466 {
2467         struct bnx2x_func_state_params func_params = {0};
2468         struct bnx2x_func_afex_update_params *f_update_params =
2469                 &func_params.params.afex_update;
2470
2471         func_params.f_obj = &bp->func_obj;
2472         func_params.cmd = BNX2X_F_CMD_AFEX_UPDATE;
2473
2474         /* no need to wait for RAMROD completion, so don't
2475          * set RAMROD_COMP_WAIT flag
2476          */
2477
2478         f_update_params->vif_id = vifid;
2479         f_update_params->afex_default_vlan = vlan_val;
2480         f_update_params->allowed_priorities = allowed_prio;
2481
2482         /* if ramrod can not be sent, response to MCP immediately */
2483         if (bnx2x_func_state_change(bp, &func_params) < 0)
2484                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
2485
2486         return 0;
2487 }
2488
2489 static int bnx2x_afex_handle_vif_list_cmd(struct bnx2x *bp, u8 cmd_type,
2490                                           u16 vif_index, u8 func_bit_map)
2491 {
2492         struct bnx2x_func_state_params func_params = {0};
2493         struct bnx2x_func_afex_viflists_params *update_params =
2494                 &func_params.params.afex_viflists;
2495         int rc;
2496         u32 drv_msg_code;
2497
2498         /* validate only LIST_SET and LIST_GET are received from switch */
2499         if ((cmd_type != VIF_LIST_RULE_GET) && (cmd_type != VIF_LIST_RULE_SET))
2500                 BNX2X_ERR("BUG! afex_handle_vif_list_cmd invalid type 0x%x\n",
2501                           cmd_type);
2502
2503         func_params.f_obj = &bp->func_obj;
2504         func_params.cmd = BNX2X_F_CMD_AFEX_VIFLISTS;
2505
2506         /* set parameters according to cmd_type */
2507         update_params->afex_vif_list_command = cmd_type;
2508         update_params->vif_list_index = cpu_to_le16(vif_index);
2509         update_params->func_bit_map =
2510                 (cmd_type == VIF_LIST_RULE_GET) ? 0 : func_bit_map;
2511         update_params->func_to_clear = 0;
2512         drv_msg_code =
2513                 (cmd_type == VIF_LIST_RULE_GET) ?
2514                 DRV_MSG_CODE_AFEX_LISTGET_ACK :
2515                 DRV_MSG_CODE_AFEX_LISTSET_ACK;
2516
2517         /* if ramrod can not be sent, respond to MCP immediately for
2518          * SET and GET requests (other are not triggered from MCP)
2519          */
2520         rc = bnx2x_func_state_change(bp, &func_params);
2521         if (rc < 0)
2522                 bnx2x_fw_command(bp, drv_msg_code, 0);
2523
2524         return 0;
2525 }
2526
2527 static void bnx2x_handle_afex_cmd(struct bnx2x *bp, u32 cmd)
2528 {
2529         struct afex_stats afex_stats;
2530         u32 func = BP_ABS_FUNC(bp);
2531         u32 mf_config;
2532         u16 vlan_val;
2533         u32 vlan_prio;
2534         u16 vif_id;
2535         u8 allowed_prio;
2536         u8 vlan_mode;
2537         u32 addr_to_write, vifid, addrs, stats_type, i;
2538
2539         if (cmd & DRV_STATUS_AFEX_LISTGET_REQ) {
2540                 vifid = SHMEM2_RD(bp, afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2541                 DP(BNX2X_MSG_MCP,
2542                    "afex: got MCP req LISTGET_REQ for vifid 0x%x\n", vifid);
2543                 bnx2x_afex_handle_vif_list_cmd(bp, VIF_LIST_RULE_GET, vifid, 0);
2544         }
2545
2546         if (cmd & DRV_STATUS_AFEX_LISTSET_REQ) {
2547                 vifid = SHMEM2_RD(bp, afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2548                 addrs = SHMEM2_RD(bp, afex_param2_to_driver[BP_FW_MB_IDX(bp)]);
2549                 DP(BNX2X_MSG_MCP,
2550                    "afex: got MCP req LISTSET_REQ for vifid 0x%x addrs 0x%x\n",
2551                    vifid, addrs);
2552                 bnx2x_afex_handle_vif_list_cmd(bp, VIF_LIST_RULE_SET, vifid,
2553                                                addrs);
2554         }
2555
2556         if (cmd & DRV_STATUS_AFEX_STATSGET_REQ) {
2557                 addr_to_write = SHMEM2_RD(bp,
2558                         afex_scratchpad_addr_to_write[BP_FW_MB_IDX(bp)]);
2559                 stats_type = SHMEM2_RD(bp,
2560                         afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2561
2562                 DP(BNX2X_MSG_MCP,
2563                    "afex: got MCP req STATSGET_REQ, write to addr 0x%x\n",
2564                    addr_to_write);
2565
2566                 bnx2x_afex_collect_stats(bp, (void *)&afex_stats, stats_type);
2567
2568                 /* write response to scratchpad, for MCP */
2569                 for (i = 0; i < (sizeof(struct afex_stats)/sizeof(u32)); i++)
2570                         REG_WR(bp, addr_to_write + i*sizeof(u32),
2571                                *(((u32 *)(&afex_stats))+i));
2572
2573                 /* send ack message to MCP */
2574                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_STATSGET_ACK, 0);
2575         }
2576
2577         if (cmd & DRV_STATUS_AFEX_VIFSET_REQ) {
2578                 mf_config = MF_CFG_RD(bp, func_mf_config[func].config);
2579                 bp->mf_config[BP_VN(bp)] = mf_config;
2580                 DP(BNX2X_MSG_MCP,
2581                    "afex: got MCP req VIFSET_REQ, mf_config 0x%x\n",
2582                    mf_config);
2583
2584                 /* if VIF_SET is "enabled" */
2585                 if (!(mf_config & FUNC_MF_CFG_FUNC_DISABLED)) {
2586                         /* set rate limit directly to internal RAM */
2587                         struct cmng_init_input cmng_input;
2588                         struct rate_shaping_vars_per_vn m_rs_vn;
2589                         size_t size = sizeof(struct rate_shaping_vars_per_vn);
2590                         u32 addr = BAR_XSTRORM_INTMEM +
2591                             XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(BP_FUNC(bp));
2592
2593                         bp->mf_config[BP_VN(bp)] = mf_config;
2594
2595                         bnx2x_calc_vn_max(bp, BP_VN(bp), &cmng_input);
2596                         m_rs_vn.vn_counter.rate =
2597                                 cmng_input.vnic_max_rate[BP_VN(bp)];
2598                         m_rs_vn.vn_counter.quota =
2599                                 (m_rs_vn.vn_counter.rate *
2600                                  RS_PERIODIC_TIMEOUT_USEC) / 8;
2601
2602                         __storm_memset_struct(bp, addr, size, (u32 *)&m_rs_vn);
2603
2604                         /* read relevant values from mf_cfg struct in shmem */
2605                         vif_id =
2606                                 (MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
2607                                  FUNC_MF_CFG_E1HOV_TAG_MASK) >>
2608                                 FUNC_MF_CFG_E1HOV_TAG_SHIFT;
2609                         vlan_val =
2610                                 (MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
2611                                  FUNC_MF_CFG_AFEX_VLAN_MASK) >>
2612                                 FUNC_MF_CFG_AFEX_VLAN_SHIFT;
2613                         vlan_prio = (mf_config &
2614                                      FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
2615                                     FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT;
2616                         vlan_val |= (vlan_prio << VLAN_PRIO_SHIFT);
2617                         vlan_mode =
2618                                 (MF_CFG_RD(bp,
2619                                            func_mf_config[func].afex_config) &
2620                                  FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
2621                                 FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT;
2622                         allowed_prio =
2623                                 (MF_CFG_RD(bp,
2624                                            func_mf_config[func].afex_config) &
2625                                  FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
2626                                 FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT;
2627
2628                         /* send ramrod to FW, return in case of failure */
2629                         if (bnx2x_afex_func_update(bp, vif_id, vlan_val,
2630                                                    allowed_prio))
2631                                 return;
2632
2633                         bp->afex_def_vlan_tag = vlan_val;
2634                         bp->afex_vlan_mode = vlan_mode;
2635                 } else {
2636                         /* notify link down because BP->flags is disabled */
2637                         bnx2x_link_report(bp);
2638
2639                         /* send INVALID VIF ramrod to FW */
2640                         bnx2x_afex_func_update(bp, 0xFFFF, 0, 0);
2641
2642                         /* Reset the default afex VLAN */
2643                         bp->afex_def_vlan_tag = -1;
2644                 }
2645         }
2646 }
2647
2648 static void bnx2x_pmf_update(struct bnx2x *bp)
2649 {
2650         int port = BP_PORT(bp);
2651         u32 val;
2652
2653         bp->port.pmf = 1;
2654         DP(BNX2X_MSG_MCP, "pmf %d\n", bp->port.pmf);
2655
2656         /*
2657          * We need the mb() to ensure the ordering between the writing to
2658          * bp->port.pmf here and reading it from the bnx2x_periodic_task().
2659          */
2660         smp_mb();
2661
2662         /* queue a periodic task */
2663         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2664
2665         bnx2x_dcbx_pmf_update(bp);
2666
2667         /* enable nig attention */
2668         val = (0xff0f | (1 << (BP_VN(bp) + 4)));
2669         if (bp->common.int_block == INT_BLOCK_HC) {
2670                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2671                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2672         } else if (!CHIP_IS_E1x(bp)) {
2673                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2674                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2675         }
2676
2677         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2678 }
2679
2680 /* end of Link */
2681
2682 /* slow path */
2683
2684 /*
2685  * General service functions
2686  */
2687
2688 /* send the MCP a request, block until there is a reply */
2689 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2690 {
2691         int mb_idx = BP_FW_MB_IDX(bp);
2692         u32 seq;
2693         u32 rc = 0;
2694         u32 cnt = 1;
2695         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2696
2697         mutex_lock(&bp->fw_mb_mutex);
2698         seq = ++bp->fw_seq;
2699         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2700         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2701
2702         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB param 0x%08x\n",
2703                         (command | seq), param);
2704
2705         do {
2706                 /* let the FW do it's magic ... */
2707                 msleep(delay);
2708
2709                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2710
2711                 /* Give the FW up to 5 second (500*10ms) */
2712         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2713
2714         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2715            cnt*delay, rc, seq);
2716
2717         /* is this a reply to our command? */
2718         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2719                 rc &= FW_MSG_CODE_MASK;
2720         else {
2721                 /* FW BUG! */
2722                 BNX2X_ERR("FW failed to respond!\n");
2723                 bnx2x_fw_dump(bp);
2724                 rc = 0;
2725         }
2726         mutex_unlock(&bp->fw_mb_mutex);
2727
2728         return rc;
2729 }
2730
2731
2732 static void storm_memset_func_cfg(struct bnx2x *bp,
2733                                  struct tstorm_eth_function_common_config *tcfg,
2734                                  u16 abs_fid)
2735 {
2736         size_t size = sizeof(struct tstorm_eth_function_common_config);
2737
2738         u32 addr = BAR_TSTRORM_INTMEM +
2739                         TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid);
2740
2741         __storm_memset_struct(bp, addr, size, (u32 *)tcfg);
2742 }
2743
2744 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2745 {
2746         if (CHIP_IS_E1x(bp)) {
2747                 struct tstorm_eth_function_common_config tcfg = {0};
2748
2749                 storm_memset_func_cfg(bp, &tcfg, p->func_id);
2750         }
2751
2752         /* Enable the function in the FW */
2753         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2754         storm_memset_func_en(bp, p->func_id, 1);
2755
2756         /* spq */
2757         if (p->func_flgs & FUNC_FLG_SPQ) {
2758                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2759                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2760                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2761         }
2762 }
2763
2764 /**
2765  * bnx2x_get_tx_only_flags - Return common flags
2766  *
2767  * @bp          device handle
2768  * @fp          queue handle
2769  * @zero_stats  TRUE if statistics zeroing is needed
2770  *
2771  * Return the flags that are common for the Tx-only and not normal connections.
2772  */
2773 static unsigned long bnx2x_get_common_flags(struct bnx2x *bp,
2774                                             struct bnx2x_fastpath *fp,
2775                                             bool zero_stats)
2776 {
2777         unsigned long flags = 0;
2778
2779         /* PF driver will always initialize the Queue to an ACTIVE state */
2780         __set_bit(BNX2X_Q_FLG_ACTIVE, &flags);
2781
2782         /* tx only connections collect statistics (on the same index as the
2783          *  parent connection). The statistics are zeroed when the parent
2784          *  connection is initialized.
2785          */
2786
2787         __set_bit(BNX2X_Q_FLG_STATS, &flags);
2788         if (zero_stats)
2789                 __set_bit(BNX2X_Q_FLG_ZERO_STATS, &flags);
2790
2791
2792         return flags;
2793 }
2794
2795 static unsigned long bnx2x_get_q_flags(struct bnx2x *bp,
2796                                        struct bnx2x_fastpath *fp,
2797                                        bool leading)
2798 {
2799         unsigned long flags = 0;
2800
2801         /* calculate other queue flags */
2802         if (IS_MF_SD(bp))
2803                 __set_bit(BNX2X_Q_FLG_OV, &flags);
2804
2805         if (IS_FCOE_FP(fp)) {
2806                 __set_bit(BNX2X_Q_FLG_FCOE, &flags);
2807                 /* For FCoE - force usage of default priority (for afex) */
2808                 __set_bit(BNX2X_Q_FLG_FORCE_DEFAULT_PRI, &flags);
2809         }
2810
2811         if (!fp->disable_tpa) {
2812                 __set_bit(BNX2X_Q_FLG_TPA, &flags);
2813                 __set_bit(BNX2X_Q_FLG_TPA_IPV6, &flags);
2814                 if (fp->mode == TPA_MODE_GRO)
2815                         __set_bit(BNX2X_Q_FLG_TPA_GRO, &flags);
2816         }
2817
2818         if (leading) {
2819                 __set_bit(BNX2X_Q_FLG_LEADING_RSS, &flags);
2820                 __set_bit(BNX2X_Q_FLG_MCAST, &flags);
2821         }
2822
2823         /* Always set HW VLAN stripping */
2824         __set_bit(BNX2X_Q_FLG_VLAN, &flags);
2825
2826         /* configure silent vlan removal */
2827         if (IS_MF_AFEX(bp))
2828                 __set_bit(BNX2X_Q_FLG_SILENT_VLAN_REM, &flags);
2829
2830
2831         return flags | bnx2x_get_common_flags(bp, fp, true);
2832 }
2833
2834 static void bnx2x_pf_q_prep_general(struct bnx2x *bp,
2835         struct bnx2x_fastpath *fp, struct bnx2x_general_setup_params *gen_init,
2836         u8 cos)
2837 {
2838         gen_init->stat_id = bnx2x_stats_id(fp);
2839         gen_init->spcl_id = fp->cl_id;
2840
2841         /* Always use mini-jumbo MTU for FCoE L2 ring */
2842         if (IS_FCOE_FP(fp))
2843                 gen_init->mtu = BNX2X_FCOE_MINI_JUMBO_MTU;
2844         else
2845                 gen_init->mtu = bp->dev->mtu;
2846
2847         gen_init->cos = cos;
2848 }
2849
2850 static void bnx2x_pf_rx_q_prep(struct bnx2x *bp,
2851         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2852         struct bnx2x_rxq_setup_params *rxq_init)
2853 {
2854         u8 max_sge = 0;
2855         u16 sge_sz = 0;
2856         u16 tpa_agg_size = 0;
2857
2858         if (!fp->disable_tpa) {
2859                 pause->sge_th_lo = SGE_TH_LO(bp);
2860                 pause->sge_th_hi = SGE_TH_HI(bp);
2861
2862                 /* validate SGE ring has enough to cross high threshold */
2863                 WARN_ON(bp->dropless_fc &&
2864                                 pause->sge_th_hi + FW_PREFETCH_CNT >
2865                                 MAX_RX_SGE_CNT * NUM_RX_SGE_PAGES);
2866
2867                 tpa_agg_size = min_t(u32,
2868                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2869                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2870                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2871                         SGE_PAGE_SHIFT;
2872                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2873                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2874                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2875                                     0xffff);
2876         }
2877
2878         /* pause - not for e1 */
2879         if (!CHIP_IS_E1(bp)) {
2880                 pause->bd_th_lo = BD_TH_LO(bp);
2881                 pause->bd_th_hi = BD_TH_HI(bp);
2882
2883                 pause->rcq_th_lo = RCQ_TH_LO(bp);
2884                 pause->rcq_th_hi = RCQ_TH_HI(bp);
2885                 /*
2886                  * validate that rings have enough entries to cross
2887                  * high thresholds
2888                  */
2889                 WARN_ON(bp->dropless_fc &&
2890                                 pause->bd_th_hi + FW_PREFETCH_CNT >
2891                                 bp->rx_ring_size);
2892                 WARN_ON(bp->dropless_fc &&
2893                                 pause->rcq_th_hi + FW_PREFETCH_CNT >
2894                                 NUM_RCQ_RINGS * MAX_RCQ_DESC_CNT);
2895
2896                 pause->pri_map = 1;
2897         }
2898
2899         /* rxq setup */
2900         rxq_init->dscr_map = fp->rx_desc_mapping;
2901         rxq_init->sge_map = fp->rx_sge_mapping;
2902         rxq_init->rcq_map = fp->rx_comp_mapping;
2903         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2904
2905         /* This should be a maximum number of data bytes that may be
2906          * placed on the BD (not including paddings).
2907          */
2908         rxq_init->buf_sz = fp->rx_buf_size - BNX2X_FW_RX_ALIGN_START -
2909                 BNX2X_FW_RX_ALIGN_END - IP_HEADER_ALIGNMENT_PADDING;
2910
2911         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2912         rxq_init->tpa_agg_sz = tpa_agg_size;
2913         rxq_init->sge_buf_sz = sge_sz;
2914         rxq_init->max_sges_pkt = max_sge;
2915         rxq_init->rss_engine_id = BP_FUNC(bp);
2916         rxq_init->mcast_engine_id = BP_FUNC(bp);
2917
2918         /* Maximum number or simultaneous TPA aggregation for this Queue.
2919          *
2920          * For PF Clients it should be the maximum avaliable number.
2921          * VF driver(s) may want to define it to a smaller value.
2922          */
2923         rxq_init->max_tpa_queues = MAX_AGG_QS(bp);
2924
2925         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2926         rxq_init->fw_sb_id = fp->fw_sb_id;
2927
2928         if (IS_FCOE_FP(fp))
2929                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2930         else
2931                 rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
2932         /* configure silent vlan removal
2933          * if multi function mode is afex, then mask default vlan
2934          */
2935         if (IS_MF_AFEX(bp)) {
2936                 rxq_init->silent_removal_value = bp->afex_def_vlan_tag;
2937                 rxq_init->silent_removal_mask = VLAN_VID_MASK;
2938         }
2939 }
2940
2941 static void bnx2x_pf_tx_q_prep(struct bnx2x *bp,
2942         struct bnx2x_fastpath *fp, struct bnx2x_txq_setup_params *txq_init,
2943         u8 cos)
2944 {
2945         txq_init->dscr_map = fp->txdata_ptr[cos]->tx_desc_mapping;
2946         txq_init->sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
2947         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2948         txq_init->fw_sb_id = fp->fw_sb_id;
2949
2950         /*
2951          * set the tss leading client id for TX classfication ==
2952          * leading RSS client id
2953          */
2954         txq_init->tss_leading_cl_id = bnx2x_fp(bp, 0, cl_id);
2955
2956         if (IS_FCOE_FP(fp)) {
2957                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2958                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2959         }
2960 }
2961
2962 static void bnx2x_pf_init(struct bnx2x *bp)
2963 {
2964         struct bnx2x_func_init_params func_init = {0};
2965         struct event_ring_data eq_data = { {0} };
2966         u16 flags;
2967
2968         if (!CHIP_IS_E1x(bp)) {
2969                 /* reset IGU PF statistics: MSIX + ATTN */
2970                 /* PF */
2971                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2972                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2973                            (CHIP_MODE_IS_4_PORT(bp) ?
2974                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2975                 /* ATTN */
2976                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2977                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2978                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2979                            (CHIP_MODE_IS_4_PORT(bp) ?
2980                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2981         }
2982
2983         /* function setup flags */
2984         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2985
2986         /* This flag is relevant for E1x only.
2987          * E2 doesn't have a TPA configuration in a function level.
2988          */
2989         flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2990
2991         func_init.func_flgs = flags;
2992         func_init.pf_id = BP_FUNC(bp);
2993         func_init.func_id = BP_FUNC(bp);
2994         func_init.spq_map = bp->spq_mapping;
2995         func_init.spq_prod = bp->spq_prod_idx;
2996
2997         bnx2x_func_init(bp, &func_init);
2998
2999         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
3000
3001         /*
3002          * Congestion management values depend on the link rate
3003          * There is no active link so initial link rate is set to 10 Gbps.
3004          * When the link comes up The congestion management values are
3005          * re-calculated according to the actual link rate.
3006          */
3007         bp->link_vars.line_speed = SPEED_10000;
3008         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
3009
3010         /* Only the PMF sets the HW */
3011         if (bp->port.pmf)
3012                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
3013
3014         /* init Event Queue */
3015         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
3016         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
3017         eq_data.producer = bp->eq_prod;
3018         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
3019         eq_data.sb_id = DEF_SB_ID;
3020         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
3021 }
3022
3023
3024 static void bnx2x_e1h_disable(struct bnx2x *bp)
3025 {
3026         int port = BP_PORT(bp);
3027
3028         bnx2x_tx_disable(bp);
3029
3030         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
3031 }
3032
3033 static void bnx2x_e1h_enable(struct bnx2x *bp)
3034 {
3035         int port = BP_PORT(bp);
3036
3037         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
3038
3039         /* Tx queue should be only reenabled */
3040         netif_tx_wake_all_queues(bp->dev);
3041
3042         /*
3043          * Should not call netif_carrier_on since it will be called if the link
3044          * is up when checking for link state
3045          */
3046 }
3047
3048 #define DRV_INFO_