Merge git://git.kernel.org/pub/scm/linux/kernel/git/davem/net-2.6
[~shefty/rdma-dev.git] / drivers / net / wireless / ath / ath9k / hw.c
1 /*
2  * Copyright (c) 2008-2010 Atheros Communications Inc.
3  *
4  * Permission to use, copy, modify, and/or distribute this software for any
5  * purpose with or without fee is hereby granted, provided that the above
6  * copyright notice and this permission notice appear in all copies.
7  *
8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
15  */
16
17 #include <linux/io.h>
18 #include <linux/slab.h>
19 #include <asm/unaligned.h>
20
21 #include "hw.h"
22 #include "hw-ops.h"
23 #include "rc.h"
24 #include "ar9003_mac.h"
25
26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
27
28 MODULE_AUTHOR("Atheros Communications");
29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
31 MODULE_LICENSE("Dual BSD/GPL");
32
33 static int __init ath9k_init(void)
34 {
35         return 0;
36 }
37 module_init(ath9k_init);
38
39 static void __exit ath9k_exit(void)
40 {
41         return;
42 }
43 module_exit(ath9k_exit);
44
45 /* Private hardware callbacks */
46
47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
48 {
49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
50 }
51
52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
53 {
54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
55 }
56
57 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
58 {
59         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
60
61         return priv_ops->macversion_supported(ah->hw_version.macVersion);
62 }
63
64 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
65                                         struct ath9k_channel *chan)
66 {
67         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
68 }
69
70 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
71 {
72         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
73                 return;
74
75         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
76 }
77
78 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
79 {
80         /* You will not have this callback if using the old ANI */
81         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
82                 return;
83
84         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
85 }
86
87 /********************/
88 /* Helper Functions */
89 /********************/
90
91 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
92 {
93         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
94         struct ath_common *common = ath9k_hw_common(ah);
95         unsigned int clockrate;
96
97         if (!ah->curchan) /* should really check for CCK instead */
98                 clockrate = ATH9K_CLOCK_RATE_CCK;
99         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
100                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
101         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
102                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
103         else
104                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
105
106         if (conf_is_ht40(conf))
107                 clockrate *= 2;
108
109         common->clockrate = clockrate;
110 }
111
112 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
113 {
114         struct ath_common *common = ath9k_hw_common(ah);
115
116         return usecs * common->clockrate;
117 }
118
119 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
120 {
121         int i;
122
123         BUG_ON(timeout < AH_TIME_QUANTUM);
124
125         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
126                 if ((REG_READ(ah, reg) & mask) == val)
127                         return true;
128
129                 udelay(AH_TIME_QUANTUM);
130         }
131
132         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
133                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
134                   timeout, reg, REG_READ(ah, reg), mask, val);
135
136         return false;
137 }
138 EXPORT_SYMBOL(ath9k_hw_wait);
139
140 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
141 {
142         u32 retval;
143         int i;
144
145         for (i = 0, retval = 0; i < n; i++) {
146                 retval = (retval << 1) | (val & 1);
147                 val >>= 1;
148         }
149         return retval;
150 }
151
152 bool ath9k_get_channel_edges(struct ath_hw *ah,
153                              u16 flags, u16 *low,
154                              u16 *high)
155 {
156         struct ath9k_hw_capabilities *pCap = &ah->caps;
157
158         if (flags & CHANNEL_5GHZ) {
159                 *low = pCap->low_5ghz_chan;
160                 *high = pCap->high_5ghz_chan;
161                 return true;
162         }
163         if ((flags & CHANNEL_2GHZ)) {
164                 *low = pCap->low_2ghz_chan;
165                 *high = pCap->high_2ghz_chan;
166                 return true;
167         }
168         return false;
169 }
170
171 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
172                            u8 phy, int kbps,
173                            u32 frameLen, u16 rateix,
174                            bool shortPreamble)
175 {
176         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
177
178         if (kbps == 0)
179                 return 0;
180
181         switch (phy) {
182         case WLAN_RC_PHY_CCK:
183                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
184                 if (shortPreamble)
185                         phyTime >>= 1;
186                 numBits = frameLen << 3;
187                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
188                 break;
189         case WLAN_RC_PHY_OFDM:
190                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
191                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
192                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
193                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
194                         txTime = OFDM_SIFS_TIME_QUARTER
195                                 + OFDM_PREAMBLE_TIME_QUARTER
196                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
197                 } else if (ah->curchan &&
198                            IS_CHAN_HALF_RATE(ah->curchan)) {
199                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
200                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
201                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
202                         txTime = OFDM_SIFS_TIME_HALF +
203                                 OFDM_PREAMBLE_TIME_HALF
204                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
205                 } else {
206                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
207                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
208                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
209                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
210                                 + (numSymbols * OFDM_SYMBOL_TIME);
211                 }
212                 break;
213         default:
214                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
215                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
216                 txTime = 0;
217                 break;
218         }
219
220         return txTime;
221 }
222 EXPORT_SYMBOL(ath9k_hw_computetxtime);
223
224 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
225                                   struct ath9k_channel *chan,
226                                   struct chan_centers *centers)
227 {
228         int8_t extoff;
229
230         if (!IS_CHAN_HT40(chan)) {
231                 centers->ctl_center = centers->ext_center =
232                         centers->synth_center = chan->channel;
233                 return;
234         }
235
236         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
237             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
238                 centers->synth_center =
239                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
240                 extoff = 1;
241         } else {
242                 centers->synth_center =
243                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
244                 extoff = -1;
245         }
246
247         centers->ctl_center =
248                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
249         /* 25 MHz spacing is supported by hw but not on upper layers */
250         centers->ext_center =
251                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
252 }
253
254 /******************/
255 /* Chip Revisions */
256 /******************/
257
258 static void ath9k_hw_read_revisions(struct ath_hw *ah)
259 {
260         u32 val;
261
262         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
263
264         if (val == 0xFF) {
265                 val = REG_READ(ah, AR_SREV);
266                 ah->hw_version.macVersion =
267                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
268                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
269                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
270         } else {
271                 if (!AR_SREV_9100(ah))
272                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
273
274                 ah->hw_version.macRev = val & AR_SREV_REVISION;
275
276                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
277                         ah->is_pciexpress = true;
278         }
279 }
280
281 /************************************/
282 /* HW Attach, Detach, Init Routines */
283 /************************************/
284
285 static void ath9k_hw_disablepcie(struct ath_hw *ah)
286 {
287         if (AR_SREV_9100(ah))
288                 return;
289
290         ENABLE_REGWRITE_BUFFER(ah);
291
292         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
293         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
294         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
295         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
296         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
297         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
298         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
299         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
300         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
301
302         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
303
304         REGWRITE_BUFFER_FLUSH(ah);
305 }
306
307 /* This should work for all families including legacy */
308 static bool ath9k_hw_chip_test(struct ath_hw *ah)
309 {
310         struct ath_common *common = ath9k_hw_common(ah);
311         u32 regAddr[2] = { AR_STA_ID0 };
312         u32 regHold[2];
313         u32 patternData[4] = { 0x55555555,
314                                0xaaaaaaaa,
315                                0x66666666,
316                                0x99999999 };
317         int i, j, loop_max;
318
319         if (!AR_SREV_9300_20_OR_LATER(ah)) {
320                 loop_max = 2;
321                 regAddr[1] = AR_PHY_BASE + (8 << 2);
322         } else
323                 loop_max = 1;
324
325         for (i = 0; i < loop_max; i++) {
326                 u32 addr = regAddr[i];
327                 u32 wrData, rdData;
328
329                 regHold[i] = REG_READ(ah, addr);
330                 for (j = 0; j < 0x100; j++) {
331                         wrData = (j << 16) | j;
332                         REG_WRITE(ah, addr, wrData);
333                         rdData = REG_READ(ah, addr);
334                         if (rdData != wrData) {
335                                 ath_print(common, ATH_DBG_FATAL,
336                                           "address test failed "
337                                           "addr: 0x%08x - wr:0x%08x != "
338                                           "rd:0x%08x\n",
339                                           addr, wrData, rdData);
340                                 return false;
341                         }
342                 }
343                 for (j = 0; j < 4; j++) {
344                         wrData = patternData[j];
345                         REG_WRITE(ah, addr, wrData);
346                         rdData = REG_READ(ah, addr);
347                         if (wrData != rdData) {
348                                 ath_print(common, ATH_DBG_FATAL,
349                                           "address test failed "
350                                           "addr: 0x%08x - wr:0x%08x != "
351                                           "rd:0x%08x\n",
352                                           addr, wrData, rdData);
353                                 return false;
354                         }
355                 }
356                 REG_WRITE(ah, regAddr[i], regHold[i]);
357         }
358         udelay(100);
359
360         return true;
361 }
362
363 static void ath9k_hw_init_config(struct ath_hw *ah)
364 {
365         int i;
366
367         ah->config.dma_beacon_response_time = 2;
368         ah->config.sw_beacon_response_time = 10;
369         ah->config.additional_swba_backoff = 0;
370         ah->config.ack_6mb = 0x0;
371         ah->config.cwm_ignore_extcca = 0;
372         ah->config.pcie_powersave_enable = 0;
373         ah->config.pcie_clock_req = 0;
374         ah->config.pcie_waen = 0;
375         ah->config.analog_shiftreg = 1;
376         ah->config.enable_ani = true;
377
378         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
379                 ah->config.spurchans[i][0] = AR_NO_SPUR;
380                 ah->config.spurchans[i][1] = AR_NO_SPUR;
381         }
382
383         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
384                 ah->config.ht_enable = 1;
385         else
386                 ah->config.ht_enable = 0;
387
388         ah->config.rx_intr_mitigation = true;
389         ah->config.pcieSerDesWrite = true;
390
391         /*
392          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
393          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
394          * This means we use it for all AR5416 devices, and the few
395          * minor PCI AR9280 devices out there.
396          *
397          * Serialization is required because these devices do not handle
398          * well the case of two concurrent reads/writes due to the latency
399          * involved. During one read/write another read/write can be issued
400          * on another CPU while the previous read/write may still be working
401          * on our hardware, if we hit this case the hardware poops in a loop.
402          * We prevent this by serializing reads and writes.
403          *
404          * This issue is not present on PCI-Express devices or pre-AR5416
405          * devices (legacy, 802.11abg).
406          */
407         if (num_possible_cpus() > 1)
408                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
409 }
410
411 static void ath9k_hw_init_defaults(struct ath_hw *ah)
412 {
413         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
414
415         regulatory->country_code = CTRY_DEFAULT;
416         regulatory->power_limit = MAX_RATE_POWER;
417         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
418
419         ah->hw_version.magic = AR5416_MAGIC;
420         ah->hw_version.subvendorid = 0;
421
422         ah->ah_flags = 0;
423         if (!AR_SREV_9100(ah))
424                 ah->ah_flags = AH_USE_EEPROM;
425
426         ah->atim_window = 0;
427         ah->sta_id1_defaults =
428                 AR_STA_ID1_CRPT_MIC_ENABLE |
429                 AR_STA_ID1_MCAST_KSRCH;
430         ah->beacon_interval = 100;
431         ah->enable_32kHz_clock = DONT_USE_32KHZ;
432         ah->slottime = (u32) -1;
433         ah->globaltxtimeout = (u32) -1;
434         ah->power_mode = ATH9K_PM_UNDEFINED;
435 }
436
437 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
438 {
439         struct ath_common *common = ath9k_hw_common(ah);
440         u32 sum;
441         int i;
442         u16 eeval;
443         u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
444
445         sum = 0;
446         for (i = 0; i < 3; i++) {
447                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
448                 sum += eeval;
449                 common->macaddr[2 * i] = eeval >> 8;
450                 common->macaddr[2 * i + 1] = eeval & 0xff;
451         }
452         if (sum == 0 || sum == 0xffff * 3)
453                 return -EADDRNOTAVAIL;
454
455         return 0;
456 }
457
458 static int ath9k_hw_post_init(struct ath_hw *ah)
459 {
460         int ecode;
461
462         if (!AR_SREV_9271(ah)) {
463                 if (!ath9k_hw_chip_test(ah))
464                         return -ENODEV;
465         }
466
467         if (!AR_SREV_9300_20_OR_LATER(ah)) {
468                 ecode = ar9002_hw_rf_claim(ah);
469                 if (ecode != 0)
470                         return ecode;
471         }
472
473         ecode = ath9k_hw_eeprom_init(ah);
474         if (ecode != 0)
475                 return ecode;
476
477         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
478                   "Eeprom VER: %d, REV: %d\n",
479                   ah->eep_ops->get_eeprom_ver(ah),
480                   ah->eep_ops->get_eeprom_rev(ah));
481
482         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
483         if (ecode) {
484                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
485                           "Failed allocating banks for "
486                           "external radio\n");
487                 ath9k_hw_rf_free_ext_banks(ah);
488                 return ecode;
489         }
490
491         if (!AR_SREV_9100(ah)) {
492                 ath9k_hw_ani_setup(ah);
493                 ath9k_hw_ani_init(ah);
494         }
495
496         return 0;
497 }
498
499 static void ath9k_hw_attach_ops(struct ath_hw *ah)
500 {
501         if (AR_SREV_9300_20_OR_LATER(ah))
502                 ar9003_hw_attach_ops(ah);
503         else
504                 ar9002_hw_attach_ops(ah);
505 }
506
507 /* Called for all hardware families */
508 static int __ath9k_hw_init(struct ath_hw *ah)
509 {
510         struct ath_common *common = ath9k_hw_common(ah);
511         int r = 0;
512
513         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
514                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
515
516         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
517                 ath_print(common, ATH_DBG_FATAL,
518                           "Couldn't reset chip\n");
519                 return -EIO;
520         }
521
522         ath9k_hw_init_defaults(ah);
523         ath9k_hw_init_config(ah);
524
525         ath9k_hw_attach_ops(ah);
526
527         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
528                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
529                 return -EIO;
530         }
531
532         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
533                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
534                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
535                      !ah->is_pciexpress)) {
536                         ah->config.serialize_regmode =
537                                 SER_REG_MODE_ON;
538                 } else {
539                         ah->config.serialize_regmode =
540                                 SER_REG_MODE_OFF;
541                 }
542         }
543
544         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
545                 ah->config.serialize_regmode);
546
547         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
548                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
549         else
550                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
551
552         if (!ath9k_hw_macversion_supported(ah)) {
553                 ath_print(common, ATH_DBG_FATAL,
554                           "Mac Chip Rev 0x%02x.%x is not supported by "
555                           "this driver\n", ah->hw_version.macVersion,
556                           ah->hw_version.macRev);
557                 return -EOPNOTSUPP;
558         }
559
560         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
561                 ah->is_pciexpress = false;
562
563         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
564         ath9k_hw_init_cal_settings(ah);
565
566         ah->ani_function = ATH9K_ANI_ALL;
567         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
568                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
569         if (!AR_SREV_9300_20_OR_LATER(ah))
570                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
571
572         ath9k_hw_init_mode_regs(ah);
573
574         /*
575          * Read back AR_WA into a permanent copy and set bits 14 and 17.
576          * We need to do this to avoid RMW of this register. We cannot
577          * read the reg when chip is asleep.
578          */
579         ah->WARegVal = REG_READ(ah, AR_WA);
580         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
581                          AR_WA_ASPM_TIMER_BASED_DISABLE);
582
583         if (ah->is_pciexpress)
584                 ath9k_hw_configpcipowersave(ah, 0, 0);
585         else
586                 ath9k_hw_disablepcie(ah);
587
588         if (!AR_SREV_9300_20_OR_LATER(ah))
589                 ar9002_hw_cck_chan14_spread(ah);
590
591         r = ath9k_hw_post_init(ah);
592         if (r)
593                 return r;
594
595         ath9k_hw_init_mode_gain_regs(ah);
596         r = ath9k_hw_fill_cap_info(ah);
597         if (r)
598                 return r;
599
600         r = ath9k_hw_init_macaddr(ah);
601         if (r) {
602                 ath_print(common, ATH_DBG_FATAL,
603                           "Failed to initialize MAC address\n");
604                 return r;
605         }
606
607         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
608                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
609         else
610                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
611
612         ah->bb_watchdog_timeout_ms = 25;
613
614         common->state = ATH_HW_INITIALIZED;
615
616         return 0;
617 }
618
619 int ath9k_hw_init(struct ath_hw *ah)
620 {
621         int ret;
622         struct ath_common *common = ath9k_hw_common(ah);
623
624         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
625         switch (ah->hw_version.devid) {
626         case AR5416_DEVID_PCI:
627         case AR5416_DEVID_PCIE:
628         case AR5416_AR9100_DEVID:
629         case AR9160_DEVID_PCI:
630         case AR9280_DEVID_PCI:
631         case AR9280_DEVID_PCIE:
632         case AR9285_DEVID_PCIE:
633         case AR9287_DEVID_PCI:
634         case AR9287_DEVID_PCIE:
635         case AR2427_DEVID_PCIE:
636         case AR9300_DEVID_PCIE:
637                 break;
638         default:
639                 if (common->bus_ops->ath_bus_type == ATH_USB)
640                         break;
641                 ath_print(common, ATH_DBG_FATAL,
642                           "Hardware device ID 0x%04x not supported\n",
643                           ah->hw_version.devid);
644                 return -EOPNOTSUPP;
645         }
646
647         ret = __ath9k_hw_init(ah);
648         if (ret) {
649                 ath_print(common, ATH_DBG_FATAL,
650                           "Unable to initialize hardware; "
651                           "initialization status: %d\n", ret);
652                 return ret;
653         }
654
655         return 0;
656 }
657 EXPORT_SYMBOL(ath9k_hw_init);
658
659 static void ath9k_hw_init_qos(struct ath_hw *ah)
660 {
661         ENABLE_REGWRITE_BUFFER(ah);
662
663         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
664         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
665
666         REG_WRITE(ah, AR_QOS_NO_ACK,
667                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
668                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
669                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
670
671         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
672         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
673         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
674         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
675         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
676
677         REGWRITE_BUFFER_FLUSH(ah);
678 }
679
680 static void ath9k_hw_init_pll(struct ath_hw *ah,
681                               struct ath9k_channel *chan)
682 {
683         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
684
685         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
686
687         /* Switch the core clock for ar9271 to 117Mhz */
688         if (AR_SREV_9271(ah)) {
689                 udelay(500);
690                 REG_WRITE(ah, 0x50040, 0x304);
691         }
692
693         udelay(RTC_PLL_SETTLE_DELAY);
694
695         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
696 }
697
698 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
699                                           enum nl80211_iftype opmode)
700 {
701         u32 imr_reg = AR_IMR_TXERR |
702                 AR_IMR_TXURN |
703                 AR_IMR_RXERR |
704                 AR_IMR_RXORN |
705                 AR_IMR_BCNMISC;
706
707         if (AR_SREV_9300_20_OR_LATER(ah)) {
708                 imr_reg |= AR_IMR_RXOK_HP;
709                 if (ah->config.rx_intr_mitigation)
710                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
711                 else
712                         imr_reg |= AR_IMR_RXOK_LP;
713
714         } else {
715                 if (ah->config.rx_intr_mitigation)
716                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
717                 else
718                         imr_reg |= AR_IMR_RXOK;
719         }
720
721         if (ah->config.tx_intr_mitigation)
722                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
723         else
724                 imr_reg |= AR_IMR_TXOK;
725
726         if (opmode == NL80211_IFTYPE_AP)
727                 imr_reg |= AR_IMR_MIB;
728
729         ENABLE_REGWRITE_BUFFER(ah);
730
731         REG_WRITE(ah, AR_IMR, imr_reg);
732         ah->imrs2_reg |= AR_IMR_S2_GTT;
733         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
734
735         if (!AR_SREV_9100(ah)) {
736                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
737                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
738                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
739         }
740
741         REGWRITE_BUFFER_FLUSH(ah);
742
743         if (AR_SREV_9300_20_OR_LATER(ah)) {
744                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
745                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
746                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
747                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
748         }
749 }
750
751 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
752 {
753         u32 val = ath9k_hw_mac_to_clks(ah, us);
754         val = min(val, (u32) 0xFFFF);
755         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
756 }
757
758 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
759 {
760         u32 val = ath9k_hw_mac_to_clks(ah, us);
761         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
762         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
763 }
764
765 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
766 {
767         u32 val = ath9k_hw_mac_to_clks(ah, us);
768         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
769         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
770 }
771
772 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
773 {
774         if (tu > 0xFFFF) {
775                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
776                           "bad global tx timeout %u\n", tu);
777                 ah->globaltxtimeout = (u32) -1;
778                 return false;
779         } else {
780                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
781                 ah->globaltxtimeout = tu;
782                 return true;
783         }
784 }
785
786 void ath9k_hw_init_global_settings(struct ath_hw *ah)
787 {
788         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
789         int acktimeout;
790         int slottime;
791         int sifstime;
792
793         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
794                   ah->misc_mode);
795
796         if (ah->misc_mode != 0)
797                 REG_WRITE(ah, AR_PCU_MISC,
798                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
799
800         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
801                 sifstime = 16;
802         else
803                 sifstime = 10;
804
805         /* As defined by IEEE 802.11-2007 17.3.8.6 */
806         slottime = ah->slottime + 3 * ah->coverage_class;
807         acktimeout = slottime + sifstime;
808
809         /*
810          * Workaround for early ACK timeouts, add an offset to match the
811          * initval's 64us ack timeout value.
812          * This was initially only meant to work around an issue with delayed
813          * BA frames in some implementations, but it has been found to fix ACK
814          * timeout issues in other cases as well.
815          */
816         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
817                 acktimeout += 64 - sifstime - ah->slottime;
818
819         ath9k_hw_setslottime(ah, slottime);
820         ath9k_hw_set_ack_timeout(ah, acktimeout);
821         ath9k_hw_set_cts_timeout(ah, acktimeout);
822         if (ah->globaltxtimeout != (u32) -1)
823                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
824 }
825 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
826
827 void ath9k_hw_deinit(struct ath_hw *ah)
828 {
829         struct ath_common *common = ath9k_hw_common(ah);
830
831         if (common->state < ATH_HW_INITIALIZED)
832                 goto free_hw;
833
834         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
835
836 free_hw:
837         ath9k_hw_rf_free_ext_banks(ah);
838 }
839 EXPORT_SYMBOL(ath9k_hw_deinit);
840
841 /*******/
842 /* INI */
843 /*******/
844
845 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
846 {
847         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
848
849         if (IS_CHAN_B(chan))
850                 ctl |= CTL_11B;
851         else if (IS_CHAN_G(chan))
852                 ctl |= CTL_11G;
853         else
854                 ctl |= CTL_11A;
855
856         return ctl;
857 }
858
859 /****************************************/
860 /* Reset and Channel Switching Routines */
861 /****************************************/
862
863 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
864 {
865         struct ath_common *common = ath9k_hw_common(ah);
866         u32 regval;
867
868         ENABLE_REGWRITE_BUFFER(ah);
869
870         /*
871          * set AHB_MODE not to do cacheline prefetches
872         */
873         if (!AR_SREV_9300_20_OR_LATER(ah)) {
874                 regval = REG_READ(ah, AR_AHB_MODE);
875                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
876         }
877
878         /*
879          * let mac dma reads be in 128 byte chunks
880          */
881         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
882         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
883
884         REGWRITE_BUFFER_FLUSH(ah);
885
886         /*
887          * Restore TX Trigger Level to its pre-reset value.
888          * The initial value depends on whether aggregation is enabled, and is
889          * adjusted whenever underruns are detected.
890          */
891         if (!AR_SREV_9300_20_OR_LATER(ah))
892                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
893
894         ENABLE_REGWRITE_BUFFER(ah);
895
896         /*
897          * let mac dma writes be in 128 byte chunks
898          */
899         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
900         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
901
902         /*
903          * Setup receive FIFO threshold to hold off TX activities
904          */
905         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
906
907         if (AR_SREV_9300_20_OR_LATER(ah)) {
908                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
909                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
910
911                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
912                         ah->caps.rx_status_len);
913         }
914
915         /*
916          * reduce the number of usable entries in PCU TXBUF to avoid
917          * wrap around issues.
918          */
919         if (AR_SREV_9285(ah)) {
920                 /* For AR9285 the number of Fifos are reduced to half.
921                  * So set the usable tx buf size also to half to
922                  * avoid data/delimiter underruns
923                  */
924                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
925                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
926         } else if (!AR_SREV_9271(ah)) {
927                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
928                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
929         }
930
931         REGWRITE_BUFFER_FLUSH(ah);
932
933         if (AR_SREV_9300_20_OR_LATER(ah))
934                 ath9k_hw_reset_txstatus_ring(ah);
935 }
936
937 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
938 {
939         u32 val;
940
941         val = REG_READ(ah, AR_STA_ID1);
942         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
943         switch (opmode) {
944         case NL80211_IFTYPE_AP:
945                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
946                           | AR_STA_ID1_KSRCH_MODE);
947                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
948                 break;
949         case NL80211_IFTYPE_ADHOC:
950         case NL80211_IFTYPE_MESH_POINT:
951                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
952                           | AR_STA_ID1_KSRCH_MODE);
953                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
954                 break;
955         case NL80211_IFTYPE_STATION:
956                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
957                 break;
958         default:
959                 if (ah->is_monitoring)
960                         REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
961                 break;
962         }
963 }
964
965 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
966                                    u32 *coef_mantissa, u32 *coef_exponent)
967 {
968         u32 coef_exp, coef_man;
969
970         for (coef_exp = 31; coef_exp > 0; coef_exp--)
971                 if ((coef_scaled >> coef_exp) & 0x1)
972                         break;
973
974         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
975
976         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
977
978         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
979         *coef_exponent = coef_exp - 16;
980 }
981
982 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
983 {
984         u32 rst_flags;
985         u32 tmpReg;
986
987         if (AR_SREV_9100(ah)) {
988                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
989                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
990                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
991                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
992                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
993         }
994
995         ENABLE_REGWRITE_BUFFER(ah);
996
997         if (AR_SREV_9300_20_OR_LATER(ah)) {
998                 REG_WRITE(ah, AR_WA, ah->WARegVal);
999                 udelay(10);
1000         }
1001
1002         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1003                   AR_RTC_FORCE_WAKE_ON_INT);
1004
1005         if (AR_SREV_9100(ah)) {
1006                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1007                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1008         } else {
1009                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1010                 if (tmpReg &
1011                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1012                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1013                         u32 val;
1014                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1015
1016                         val = AR_RC_HOSTIF;
1017                         if (!AR_SREV_9300_20_OR_LATER(ah))
1018                                 val |= AR_RC_AHB;
1019                         REG_WRITE(ah, AR_RC, val);
1020
1021                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1022                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1023
1024                 rst_flags = AR_RTC_RC_MAC_WARM;
1025                 if (type == ATH9K_RESET_COLD)
1026                         rst_flags |= AR_RTC_RC_MAC_COLD;
1027         }
1028
1029         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1030
1031         REGWRITE_BUFFER_FLUSH(ah);
1032
1033         udelay(50);
1034
1035         REG_WRITE(ah, AR_RTC_RC, 0);
1036         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1037                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1038                           "RTC stuck in MAC reset\n");
1039                 return false;
1040         }
1041
1042         if (!AR_SREV_9100(ah))
1043                 REG_WRITE(ah, AR_RC, 0);
1044
1045         if (AR_SREV_9100(ah))
1046                 udelay(50);
1047
1048         return true;
1049 }
1050
1051 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1052 {
1053         ENABLE_REGWRITE_BUFFER(ah);
1054
1055         if (AR_SREV_9300_20_OR_LATER(ah)) {
1056                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1057                 udelay(10);
1058         }
1059
1060         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1061                   AR_RTC_FORCE_WAKE_ON_INT);
1062
1063         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1064                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1065
1066         REG_WRITE(ah, AR_RTC_RESET, 0);
1067         udelay(2);
1068
1069         REGWRITE_BUFFER_FLUSH(ah);
1070
1071         if (!AR_SREV_9300_20_OR_LATER(ah))
1072                 udelay(2);
1073
1074         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1075                 REG_WRITE(ah, AR_RC, 0);
1076
1077         REG_WRITE(ah, AR_RTC_RESET, 1);
1078
1079         if (!ath9k_hw_wait(ah,
1080                            AR_RTC_STATUS,
1081                            AR_RTC_STATUS_M,
1082                            AR_RTC_STATUS_ON,
1083                            AH_WAIT_TIMEOUT)) {
1084                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1085                           "RTC not waking up\n");
1086                 return false;
1087         }
1088
1089         ath9k_hw_read_revisions(ah);
1090
1091         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1092 }
1093
1094 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1095 {
1096         if (AR_SREV_9300_20_OR_LATER(ah)) {
1097                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1098                 udelay(10);
1099         }
1100
1101         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1102                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1103
1104         switch (type) {
1105         case ATH9K_RESET_POWER_ON:
1106                 return ath9k_hw_set_reset_power_on(ah);
1107         case ATH9K_RESET_WARM:
1108         case ATH9K_RESET_COLD:
1109                 return ath9k_hw_set_reset(ah, type);
1110         default:
1111                 return false;
1112         }
1113 }
1114
1115 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1116                                 struct ath9k_channel *chan)
1117 {
1118         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1119                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1120                         return false;
1121         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1122                 return false;
1123
1124         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1125                 return false;
1126
1127         ah->chip_fullsleep = false;
1128         ath9k_hw_init_pll(ah, chan);
1129         ath9k_hw_set_rfmode(ah, chan);
1130
1131         return true;
1132 }
1133
1134 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1135                                     struct ath9k_channel *chan)
1136 {
1137         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1138         struct ath_common *common = ath9k_hw_common(ah);
1139         struct ieee80211_channel *channel = chan->chan;
1140         u32 qnum;
1141         int r;
1142
1143         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1144                 if (ath9k_hw_numtxpending(ah, qnum)) {
1145                         ath_print(common, ATH_DBG_QUEUE,
1146                                   "Transmit frames pending on "
1147                                   "queue %d\n", qnum);
1148                         return false;
1149                 }
1150         }
1151
1152         if (!ath9k_hw_rfbus_req(ah)) {
1153                 ath_print(common, ATH_DBG_FATAL,
1154                           "Could not kill baseband RX\n");
1155                 return false;
1156         }
1157
1158         ath9k_hw_set_channel_regs(ah, chan);
1159
1160         r = ath9k_hw_rf_set_freq(ah, chan);
1161         if (r) {
1162                 ath_print(common, ATH_DBG_FATAL,
1163                           "Failed to set channel\n");
1164                 return false;
1165         }
1166         ath9k_hw_set_clockrate(ah);
1167
1168         ah->eep_ops->set_txpower(ah, chan,
1169                              ath9k_regd_get_ctl(regulatory, chan),
1170                              channel->max_antenna_gain * 2,
1171                              channel->max_power * 2,
1172                              min((u32) MAX_RATE_POWER,
1173                              (u32) regulatory->power_limit));
1174
1175         ath9k_hw_rfbus_done(ah);
1176
1177         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1178                 ath9k_hw_set_delta_slope(ah, chan);
1179
1180         ath9k_hw_spur_mitigate_freq(ah, chan);
1181
1182         return true;
1183 }
1184
1185 bool ath9k_hw_check_alive(struct ath_hw *ah)
1186 {
1187         int count = 50;
1188         u32 reg;
1189
1190         if (AR_SREV_9285_12_OR_LATER(ah))
1191                 return true;
1192
1193         do {
1194                 reg = REG_READ(ah, AR_OBS_BUS_1);
1195
1196                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1197                         continue;
1198
1199                 switch (reg & 0x7E000B00) {
1200                 case 0x1E000000:
1201                 case 0x52000B00:
1202                 case 0x18000B00:
1203                         continue;
1204                 default:
1205                         return true;
1206                 }
1207         } while (count-- > 0);
1208
1209         return false;
1210 }
1211 EXPORT_SYMBOL(ath9k_hw_check_alive);
1212
1213 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1214                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1215 {
1216         struct ath_common *common = ath9k_hw_common(ah);
1217         u32 saveLedState;
1218         struct ath9k_channel *curchan = ah->curchan;
1219         u32 saveDefAntenna;
1220         u32 macStaId1;
1221         u64 tsf = 0;
1222         int i, r;
1223
1224         ah->txchainmask = common->tx_chainmask;
1225         ah->rxchainmask = common->rx_chainmask;
1226
1227         if (!ah->chip_fullsleep) {
1228                 ath9k_hw_abortpcurecv(ah);
1229                 if (!ath9k_hw_stopdmarecv(ah)) {
1230                         ath_print(common, ATH_DBG_XMIT,
1231                                 "Failed to stop receive dma\n");
1232                         bChannelChange = false;
1233                 }
1234         }
1235
1236         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1237                 return -EIO;
1238
1239         if (curchan && !ah->chip_fullsleep)
1240                 ath9k_hw_getnf(ah, curchan);
1241
1242         ah->caldata = caldata;
1243         if (caldata &&
1244             (chan->channel != caldata->channel ||
1245              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1246              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1247                 /* Operating channel changed, reset channel calibration data */
1248                 memset(caldata, 0, sizeof(*caldata));
1249                 ath9k_init_nfcal_hist_buffer(ah, chan);
1250         }
1251
1252         if (bChannelChange &&
1253             (ah->chip_fullsleep != true) &&
1254             (ah->curchan != NULL) &&
1255             (chan->channel != ah->curchan->channel) &&
1256             ((chan->channelFlags & CHANNEL_ALL) ==
1257              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1258             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1259
1260                 if (ath9k_hw_channel_change(ah, chan)) {
1261                         ath9k_hw_loadnf(ah, ah->curchan);
1262                         ath9k_hw_start_nfcal(ah, true);
1263                         if (AR_SREV_9271(ah))
1264                                 ar9002_hw_load_ani_reg(ah, chan);
1265                         return 0;
1266                 }
1267         }
1268
1269         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1270         if (saveDefAntenna == 0)
1271                 saveDefAntenna = 1;
1272
1273         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1274
1275         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1276         if (AR_SREV_9100(ah) ||
1277             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1278                 tsf = ath9k_hw_gettsf64(ah);
1279
1280         saveLedState = REG_READ(ah, AR_CFG_LED) &
1281                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1282                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1283
1284         ath9k_hw_mark_phy_inactive(ah);
1285
1286         /* Only required on the first reset */
1287         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1288                 REG_WRITE(ah,
1289                           AR9271_RESET_POWER_DOWN_CONTROL,
1290                           AR9271_RADIO_RF_RST);
1291                 udelay(50);
1292         }
1293
1294         if (!ath9k_hw_chip_reset(ah, chan)) {
1295                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1296                 return -EINVAL;
1297         }
1298
1299         /* Only required on the first reset */
1300         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1301                 ah->htc_reset_init = false;
1302                 REG_WRITE(ah,
1303                           AR9271_RESET_POWER_DOWN_CONTROL,
1304                           AR9271_GATE_MAC_CTL);
1305                 udelay(50);
1306         }
1307
1308         /* Restore TSF */
1309         if (tsf)
1310                 ath9k_hw_settsf64(ah, tsf);
1311
1312         if (AR_SREV_9280_20_OR_LATER(ah))
1313                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1314
1315         if (!AR_SREV_9300_20_OR_LATER(ah))
1316                 ar9002_hw_enable_async_fifo(ah);
1317
1318         r = ath9k_hw_process_ini(ah, chan);
1319         if (r)
1320                 return r;
1321
1322         /*
1323          * Some AR91xx SoC devices frequently fail to accept TSF writes
1324          * right after the chip reset. When that happens, write a new
1325          * value after the initvals have been applied, with an offset
1326          * based on measured time difference
1327          */
1328         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1329                 tsf += 1500;
1330                 ath9k_hw_settsf64(ah, tsf);
1331         }
1332
1333         /* Setup MFP options for CCMP */
1334         if (AR_SREV_9280_20_OR_LATER(ah)) {
1335                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1336                  * frames when constructing CCMP AAD. */
1337                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1338                               0xc7ff);
1339                 ah->sw_mgmt_crypto = false;
1340         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1341                 /* Disable hardware crypto for management frames */
1342                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1343                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1344                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1345                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1346                 ah->sw_mgmt_crypto = true;
1347         } else
1348                 ah->sw_mgmt_crypto = true;
1349
1350         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1351                 ath9k_hw_set_delta_slope(ah, chan);
1352
1353         ath9k_hw_spur_mitigate_freq(ah, chan);
1354         ah->eep_ops->set_board_values(ah, chan);
1355
1356         ath9k_hw_set_operating_mode(ah, ah->opmode);
1357
1358         ENABLE_REGWRITE_BUFFER(ah);
1359
1360         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1361         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1362                   | macStaId1
1363                   | AR_STA_ID1_RTS_USE_DEF
1364                   | (ah->config.
1365                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1366                   | ah->sta_id1_defaults);
1367         ath_hw_setbssidmask(common);
1368         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1369         ath9k_hw_write_associd(ah);
1370         REG_WRITE(ah, AR_ISR, ~0);
1371         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1372
1373         REGWRITE_BUFFER_FLUSH(ah);
1374
1375         r = ath9k_hw_rf_set_freq(ah, chan);
1376         if (r)
1377                 return r;
1378
1379         ath9k_hw_set_clockrate(ah);
1380
1381         ENABLE_REGWRITE_BUFFER(ah);
1382
1383         for (i = 0; i < AR_NUM_DCU; i++)
1384                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1385
1386         REGWRITE_BUFFER_FLUSH(ah);
1387
1388         ah->intr_txqs = 0;
1389         for (i = 0; i < ah->caps.total_queues; i++)
1390                 ath9k_hw_resettxqueue(ah, i);
1391
1392         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1393         ath9k_hw_ani_cache_ini_regs(ah);
1394         ath9k_hw_init_qos(ah);
1395
1396         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1397                 ath9k_enable_rfkill(ah);
1398
1399         ath9k_hw_init_global_settings(ah);
1400
1401         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1402                 ar9002_hw_update_async_fifo(ah);
1403                 ar9002_hw_enable_wep_aggregation(ah);
1404         }
1405
1406         REG_WRITE(ah, AR_STA_ID1,
1407                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1408
1409         ath9k_hw_set_dma(ah);
1410
1411         REG_WRITE(ah, AR_OBS, 8);
1412
1413         if (ah->config.rx_intr_mitigation) {
1414                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1415                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1416         }
1417
1418         if (ah->config.tx_intr_mitigation) {
1419                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1420                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1421         }
1422
1423         ath9k_hw_init_bb(ah, chan);
1424
1425         if (!ath9k_hw_init_cal(ah, chan))
1426                 return -EIO;
1427
1428         ENABLE_REGWRITE_BUFFER(ah);
1429
1430         ath9k_hw_restore_chainmask(ah);
1431         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1432
1433         REGWRITE_BUFFER_FLUSH(ah);
1434
1435         /*
1436          * For big endian systems turn on swapping for descriptors
1437          */
1438         if (AR_SREV_9100(ah)) {
1439                 u32 mask;
1440                 mask = REG_READ(ah, AR_CFG);
1441                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1442                         ath_print(common, ATH_DBG_RESET,
1443                                 "CFG Byte Swap Set 0x%x\n", mask);
1444                 } else {
1445                         mask =
1446                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1447                         REG_WRITE(ah, AR_CFG, mask);
1448                         ath_print(common, ATH_DBG_RESET,
1449                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1450                 }
1451         } else {
1452                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1453                         /* Configure AR9271 target WLAN */
1454                         if (AR_SREV_9271(ah))
1455                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1456                         else
1457                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1458                 }
1459 #ifdef __BIG_ENDIAN
1460                 else
1461                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1462 #endif
1463         }
1464
1465         if (ah->btcoex_hw.enabled)
1466                 ath9k_hw_btcoex_enable(ah);
1467
1468         if (AR_SREV_9300_20_OR_LATER(ah))
1469                 ar9003_hw_bb_watchdog_config(ah);
1470
1471         return 0;
1472 }
1473 EXPORT_SYMBOL(ath9k_hw_reset);
1474
1475 /******************************/
1476 /* Power Management (Chipset) */
1477 /******************************/
1478
1479 /*
1480  * Notify Power Mgt is disabled in self-generated frames.
1481  * If requested, force chip to sleep.
1482  */
1483 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1484 {
1485         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1486         if (setChip) {
1487                 /*
1488                  * Clear the RTC force wake bit to allow the
1489                  * mac to go to sleep.
1490                  */
1491                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1492                             AR_RTC_FORCE_WAKE_EN);
1493                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1494                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1495
1496                 /* Shutdown chip. Active low */
1497                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1498                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1499                                     AR_RTC_RESET_EN);
1500         }
1501
1502         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1503         if (AR_SREV_9300_20_OR_LATER(ah))
1504                 REG_WRITE(ah, AR_WA,
1505                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1506 }
1507
1508 /*
1509  * Notify Power Management is enabled in self-generating
1510  * frames. If request, set power mode of chip to
1511  * auto/normal.  Duration in units of 128us (1/8 TU).
1512  */
1513 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1514 {
1515         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1516         if (setChip) {
1517                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1518
1519                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1520                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1521                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1522                                   AR_RTC_FORCE_WAKE_ON_INT);
1523                 } else {
1524                         /*
1525                          * Clear the RTC force wake bit to allow the
1526                          * mac to go to sleep.
1527                          */
1528                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1529                                     AR_RTC_FORCE_WAKE_EN);
1530                 }
1531         }
1532
1533         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1534         if (AR_SREV_9300_20_OR_LATER(ah))
1535                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1536 }
1537
1538 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1539 {
1540         u32 val;
1541         int i;
1542
1543         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1544         if (AR_SREV_9300_20_OR_LATER(ah)) {
1545                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1546                 udelay(10);
1547         }
1548
1549         if (setChip) {
1550                 if ((REG_READ(ah, AR_RTC_STATUS) &
1551                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1552                         if (ath9k_hw_set_reset_reg(ah,
1553                                            ATH9K_RESET_POWER_ON) != true) {
1554                                 return false;
1555                         }
1556                         if (!AR_SREV_9300_20_OR_LATER(ah))
1557                                 ath9k_hw_init_pll(ah, NULL);
1558                 }
1559                 if (AR_SREV_9100(ah))
1560                         REG_SET_BIT(ah, AR_RTC_RESET,
1561                                     AR_RTC_RESET_EN);
1562
1563                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1564                             AR_RTC_FORCE_WAKE_EN);
1565                 udelay(50);
1566
1567                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1568                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1569                         if (val == AR_RTC_STATUS_ON)
1570                                 break;
1571                         udelay(50);
1572                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1573                                     AR_RTC_FORCE_WAKE_EN);
1574                 }
1575                 if (i == 0) {
1576                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1577                                   "Failed to wakeup in %uus\n",
1578                                   POWER_UP_TIME / 20);
1579                         return false;
1580                 }
1581         }
1582
1583         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1584
1585         return true;
1586 }
1587
1588 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1589 {
1590         struct ath_common *common = ath9k_hw_common(ah);
1591         int status = true, setChip = true;
1592         static const char *modes[] = {
1593                 "AWAKE",
1594                 "FULL-SLEEP",
1595                 "NETWORK SLEEP",
1596                 "UNDEFINED"
1597         };
1598
1599         if (ah->power_mode == mode)
1600                 return status;
1601
1602         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1603                   modes[ah->power_mode], modes[mode]);
1604
1605         switch (mode) {
1606         case ATH9K_PM_AWAKE:
1607                 status = ath9k_hw_set_power_awake(ah, setChip);
1608                 break;
1609         case ATH9K_PM_FULL_SLEEP:
1610                 ath9k_set_power_sleep(ah, setChip);
1611                 ah->chip_fullsleep = true;
1612                 break;
1613         case ATH9K_PM_NETWORK_SLEEP:
1614                 ath9k_set_power_network_sleep(ah, setChip);
1615                 break;
1616         default:
1617                 ath_print(common, ATH_DBG_FATAL,
1618                           "Unknown power mode %u\n", mode);
1619                 return false;
1620         }
1621         ah->power_mode = mode;
1622
1623         return status;
1624 }
1625 EXPORT_SYMBOL(ath9k_hw_setpower);
1626
1627 /*******************/
1628 /* Beacon Handling */
1629 /*******************/
1630
1631 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1632 {
1633         int flags = 0;
1634
1635         ah->beacon_interval = beacon_period;
1636
1637         ENABLE_REGWRITE_BUFFER(ah);
1638
1639         switch (ah->opmode) {
1640         case NL80211_IFTYPE_STATION:
1641                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1642                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1643                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1644                 flags |= AR_TBTT_TIMER_EN;
1645                 break;
1646         case NL80211_IFTYPE_ADHOC:
1647         case NL80211_IFTYPE_MESH_POINT:
1648                 REG_SET_BIT(ah, AR_TXCFG,
1649                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1650                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1651                           TU_TO_USEC(next_beacon +
1652                                      (ah->atim_window ? ah->
1653                                       atim_window : 1)));
1654                 flags |= AR_NDP_TIMER_EN;
1655         case NL80211_IFTYPE_AP:
1656                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1657                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1658                           TU_TO_USEC(next_beacon -
1659                                      ah->config.
1660                                      dma_beacon_response_time));
1661                 REG_WRITE(ah, AR_NEXT_SWBA,
1662                           TU_TO_USEC(next_beacon -
1663                                      ah->config.
1664                                      sw_beacon_response_time));
1665                 flags |=
1666                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1667                 break;
1668         default:
1669                 if (ah->is_monitoring) {
1670                         REG_WRITE(ah, AR_NEXT_TBTT_TIMER,
1671                                         TU_TO_USEC(next_beacon));
1672                         REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1673                         REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1674                         flags |= AR_TBTT_TIMER_EN;
1675                         break;
1676                 }
1677                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
1678                           "%s: unsupported opmode: %d\n",
1679                           __func__, ah->opmode);
1680                 return;
1681                 break;
1682         }
1683
1684         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1685         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1686         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1687         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1688
1689         REGWRITE_BUFFER_FLUSH(ah);
1690
1691         beacon_period &= ~ATH9K_BEACON_ENA;
1692         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1693                 ath9k_hw_reset_tsf(ah);
1694         }
1695
1696         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1697 }
1698 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1699
1700 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1701                                     const struct ath9k_beacon_state *bs)
1702 {
1703         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1704         struct ath9k_hw_capabilities *pCap = &ah->caps;
1705         struct ath_common *common = ath9k_hw_common(ah);
1706
1707         ENABLE_REGWRITE_BUFFER(ah);
1708
1709         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1710
1711         REG_WRITE(ah, AR_BEACON_PERIOD,
1712                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1713         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1714                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1715
1716         REGWRITE_BUFFER_FLUSH(ah);
1717
1718         REG_RMW_FIELD(ah, AR_RSSI_THR,
1719                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1720
1721         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1722
1723         if (bs->bs_sleepduration > beaconintval)
1724                 beaconintval = bs->bs_sleepduration;
1725
1726         dtimperiod = bs->bs_dtimperiod;
1727         if (bs->bs_sleepduration > dtimperiod)
1728                 dtimperiod = bs->bs_sleepduration;
1729
1730         if (beaconintval == dtimperiod)
1731                 nextTbtt = bs->bs_nextdtim;
1732         else
1733                 nextTbtt = bs->bs_nexttbtt;
1734
1735         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1736         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1737         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1738         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1739
1740         ENABLE_REGWRITE_BUFFER(ah);
1741
1742         REG_WRITE(ah, AR_NEXT_DTIM,
1743                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1744         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1745
1746         REG_WRITE(ah, AR_SLEEP1,
1747                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1748                   | AR_SLEEP1_ASSUME_DTIM);
1749
1750         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1751                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1752         else
1753                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1754
1755         REG_WRITE(ah, AR_SLEEP2,
1756                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1757
1758         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1759         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1760
1761         REGWRITE_BUFFER_FLUSH(ah);
1762
1763         REG_SET_BIT(ah, AR_TIMER_MODE,
1764                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1765                     AR_DTIM_TIMER_EN);
1766
1767         /* TSF Out of Range Threshold */
1768         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1769 }
1770 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1771
1772 /*******************/
1773 /* HW Capabilities */
1774 /*******************/
1775
1776 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1777 {
1778         struct ath9k_hw_capabilities *pCap = &ah->caps;
1779         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1780         struct ath_common *common = ath9k_hw_common(ah);
1781         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1782
1783         u16 capField = 0, eeval;
1784         u8 ant_div_ctl1;
1785
1786         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1787         regulatory->current_rd = eeval;
1788
1789         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1790         if (AR_SREV_9285_12_OR_LATER(ah))
1791                 eeval |= AR9285_RDEXT_DEFAULT;
1792         regulatory->current_rd_ext = eeval;
1793
1794         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1795
1796         if (ah->opmode != NL80211_IFTYPE_AP &&
1797             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1798                 if (regulatory->current_rd == 0x64 ||
1799                     regulatory->current_rd == 0x65)
1800                         regulatory->current_rd += 5;
1801                 else if (regulatory->current_rd == 0x41)
1802                         regulatory->current_rd = 0x43;
1803                 ath_print(common, ATH_DBG_REGULATORY,
1804                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
1805         }
1806
1807         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1808         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1809                 ath_print(common, ATH_DBG_FATAL,
1810                           "no band has been marked as supported in EEPROM.\n");
1811                 return -EINVAL;
1812         }
1813
1814         if (eeval & AR5416_OPFLAGS_11A)
1815                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1816
1817         if (eeval & AR5416_OPFLAGS_11G)
1818                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1819
1820         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1821         /*
1822          * For AR9271 we will temporarilly uses the rx chainmax as read from
1823          * the EEPROM.
1824          */
1825         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1826             !(eeval & AR5416_OPFLAGS_11A) &&
1827             !(AR_SREV_9271(ah)))
1828                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1829                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1830         else
1831                 /* Use rx_chainmask from EEPROM. */
1832                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1833
1834         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1835
1836         pCap->low_2ghz_chan = 2312;
1837         pCap->high_2ghz_chan = 2732;
1838
1839         pCap->low_5ghz_chan = 4920;
1840         pCap->high_5ghz_chan = 6100;
1841
1842         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1843
1844         if (ah->config.ht_enable)
1845                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1846         else
1847                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1848
1849         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1850                 pCap->total_queues =
1851                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1852         else
1853                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1854
1855         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
1856                 pCap->keycache_size =
1857                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
1858         else
1859                 pCap->keycache_size = AR_KEYTABLE_SIZE;
1860
1861         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
1862                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
1863         else
1864                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
1865
1866         if (AR_SREV_9271(ah))
1867                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1868         else if (AR_DEVID_7010(ah))
1869                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1870         else if (AR_SREV_9285_12_OR_LATER(ah))
1871                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1872         else if (AR_SREV_9280_20_OR_LATER(ah))
1873                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1874         else
1875                 pCap->num_gpio_pins = AR_NUM_GPIO;
1876
1877         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1878                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1879                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1880         } else {
1881                 pCap->rts_aggr_limit = (8 * 1024);
1882         }
1883
1884         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
1885
1886 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1887         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1888         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1889                 ah->rfkill_gpio =
1890                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1891                 ah->rfkill_polarity =
1892                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1893
1894                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1895         }
1896 #endif
1897         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1898                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1899         else
1900                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1901
1902         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1903                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1904         else
1905                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1906
1907         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
1908                 pCap->reg_cap =
1909                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1910                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
1911                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
1912                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
1913         } else {
1914                 pCap->reg_cap =
1915                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1916                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
1917         }
1918
1919         /* Advertise midband for AR5416 with FCC midband set in eeprom */
1920         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
1921             AR_SREV_5416(ah))
1922                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
1923
1924         pCap->num_antcfg_5ghz =
1925                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
1926         pCap->num_antcfg_2ghz =
1927                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
1928
1929         if (AR_SREV_9280_20_OR_LATER(ah) &&
1930             ath9k_hw_btcoex_supported(ah)) {
1931                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1932                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1933
1934                 if (AR_SREV_9285(ah)) {
1935                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1936                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1937                 } else {
1938                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1939                 }
1940         } else {
1941                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1942         }
1943
1944         if (AR_SREV_9300_20_OR_LATER(ah)) {
1945                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_LDPC |
1946                                  ATH9K_HW_CAP_FASTCLOCK;
1947                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1948                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1949                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1950                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1951                 pCap->txs_len = sizeof(struct ar9003_txs);
1952                 if (ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1953                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1954         } else {
1955                 pCap->tx_desc_len = sizeof(struct ath_desc);
1956                 if (AR_SREV_9280_20(ah) &&
1957                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1958                       AR5416_EEP_MINOR_VER_16) ||
1959                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1960                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1961         }
1962
1963         if (AR_SREV_9300_20_OR_LATER(ah))
1964                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1965
1966         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1967                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1968
1969         if (AR_SREV_9285(ah))
1970                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1971                         ant_div_ctl1 =
1972                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1973                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1974                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
1975                 }
1976
1977         return 0;
1978 }
1979
1980 /****************************/
1981 /* GPIO / RFKILL / Antennae */
1982 /****************************/
1983
1984 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
1985                                          u32 gpio, u32 type)
1986 {
1987         int addr;
1988         u32 gpio_shift, tmp;
1989
1990         if (gpio > 11)
1991                 addr = AR_GPIO_OUTPUT_MUX3;
1992         else if (gpio > 5)
1993                 addr = AR_GPIO_OUTPUT_MUX2;
1994         else
1995                 addr = AR_GPIO_OUTPUT_MUX1;
1996
1997         gpio_shift = (gpio % 6) * 5;
1998
1999         if (AR_SREV_9280_20_OR_LATER(ah)
2000             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2001                 REG_RMW(ah, addr, (type << gpio_shift),
2002                         (0x1f << gpio_shift));
2003         } else {
2004                 tmp = REG_READ(ah, addr);
2005                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2006                 tmp &= ~(0x1f << gpio_shift);
2007                 tmp |= (type << gpio_shift);
2008                 REG_WRITE(ah, addr, tmp);
2009         }
2010 }
2011
2012 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2013 {
2014         u32 gpio_shift;
2015
2016         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2017
2018         if (AR_DEVID_7010(ah)) {
2019                 gpio_shift = gpio;
2020                 REG_RMW(ah, AR7010_GPIO_OE,
2021                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2022                         (AR7010_GPIO_OE_MASK << gpio_shift));
2023                 return;
2024         }
2025
2026         gpio_shift = gpio << 1;
2027         REG_RMW(ah,
2028                 AR_GPIO_OE_OUT,
2029                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2030                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2031 }
2032 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2033
2034 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2035 {
2036 #define MS_REG_READ(x, y) \
2037         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2038
2039         if (gpio >= ah->caps.num_gpio_pins)
2040                 return 0xffffffff;
2041
2042         if (AR_DEVID_7010(ah)) {
2043                 u32 val;
2044                 val = REG_READ(ah, AR7010_GPIO_IN);
2045                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2046         } else if (AR_SREV_9300_20_OR_LATER(ah))
2047                 return MS_REG_READ(AR9300, gpio) != 0;
2048         else if (AR_SREV_9271(ah))
2049                 return MS_REG_READ(AR9271, gpio) != 0;
2050         else if (AR_SREV_9287_11_OR_LATER(ah))
2051                 return MS_REG_READ(AR9287, gpio) != 0;
2052         else if (AR_SREV_9285_12_OR_LATER(ah))
2053                 return MS_REG_READ(AR9285, gpio) != 0;
2054         else if (AR_SREV_9280_20_OR_LATER(ah))
2055                 return MS_REG_READ(AR928X, gpio) != 0;
2056         else
2057                 return MS_REG_READ(AR, gpio) != 0;
2058 }
2059 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2060
2061 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2062                          u32 ah_signal_type)
2063 {
2064         u32 gpio_shift;
2065
2066         if (AR_DEVID_7010(ah)) {
2067                 gpio_shift = gpio;
2068                 REG_RMW(ah, AR7010_GPIO_OE,
2069                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2070                         (AR7010_GPIO_OE_MASK << gpio_shift));
2071                 return;
2072         }
2073
2074         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2075         gpio_shift = 2 * gpio;
2076         REG_RMW(ah,
2077                 AR_GPIO_OE_OUT,
2078                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2079                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2080 }
2081 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2082
2083 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2084 {
2085         if (AR_DEVID_7010(ah)) {
2086                 val = val ? 0 : 1;
2087                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2088                         AR_GPIO_BIT(gpio));
2089                 return;
2090         }
2091
2092         if (AR_SREV_9271(ah))
2093                 val = ~val;
2094
2095         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2096                 AR_GPIO_BIT(gpio));
2097 }
2098 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2099
2100 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2101 {
2102         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2103 }
2104 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2105
2106 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2107 {
2108         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2109 }
2110 EXPORT_SYMBOL(ath9k_hw_setantenna);
2111
2112 /*********************/
2113 /* General Operation */
2114 /*********************/
2115
2116 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2117 {
2118         u32 bits = REG_READ(ah, AR_RX_FILTER);
2119         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2120
2121         if (phybits & AR_PHY_ERR_RADAR)
2122                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2123         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2124                 bits |= ATH9K_RX_FILTER_PHYERR;
2125
2126         return bits;
2127 }
2128 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2129
2130 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2131 {
2132         u32 phybits;
2133
2134         ENABLE_REGWRITE_BUFFER(ah);
2135
2136         REG_WRITE(ah, AR_RX_FILTER, bits);
2137
2138         phybits = 0;
2139         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2140                 phybits |= AR_PHY_ERR_RADAR;
2141         if (bits & ATH9K_RX_FILTER_PHYERR)
2142                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2143         REG_WRITE(ah, AR_PHY_ERR, phybits);
2144
2145         if (phybits)
2146                 REG_WRITE(ah, AR_RXCFG,
2147                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2148         else
2149                 REG_WRITE(ah, AR_RXCFG,
2150                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2151
2152         REGWRITE_BUFFER_FLUSH(ah);
2153 }
2154 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2155
2156 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2157 {
2158         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2159                 return false;
2160
2161         ath9k_hw_init_pll(ah, NULL);
2162         return true;
2163 }
2164 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2165
2166 bool ath9k_hw_disable(struct ath_hw *ah)
2167 {
2168         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2169                 return false;
2170
2171         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2172                 return false;
2173
2174         ath9k_hw_init_pll(ah, NULL);
2175         return true;
2176 }
2177 EXPORT_SYMBOL(ath9k_hw_disable);
2178
2179 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit)
2180 {
2181         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2182         struct ath9k_channel *chan = ah->curchan;
2183         struct ieee80211_channel *channel = chan->chan;
2184
2185         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2186
2187         ah->eep_ops->set_txpower(ah, chan,
2188                                  ath9k_regd_get_ctl(regulatory, chan),
2189                                  channel->max_antenna_gain * 2,
2190                                  channel->max_power * 2,
2191                                  min((u32) MAX_RATE_POWER,
2192                                  (u32) regulatory->power_limit));
2193 }
2194 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2195
2196 void ath9k_hw_setopmode(struct ath_hw *ah)
2197 {
2198         ath9k_hw_set_operating_mode(ah, ah->opmode);
2199 }
2200 EXPORT_SYMBOL(ath9k_hw_setopmode);
2201
2202 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2203 {
2204         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2205         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2206 }
2207 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2208
2209 void ath9k_hw_write_associd(struct ath_hw *ah)
2210 {
2211         struct ath_common *common = ath9k_hw_common(ah);
2212
2213         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2214         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2215                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2216 }
2217 EXPORT_SYMBOL(ath9k_hw_write_associd);
2218
2219 #define ATH9K_MAX_TSF_READ 10
2220
2221 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2222 {
2223         u32 tsf_lower, tsf_upper1, tsf_upper2;
2224         int i;
2225
2226         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2227         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2228                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2229                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2230                 if (tsf_upper2 == tsf_upper1)
2231                         break;
2232                 tsf_upper1 = tsf_upper2;
2233         }
2234
2235         WARN_ON( i == ATH9K_MAX_TSF_READ );
2236
2237         return (((u64)tsf_upper1 << 32) | tsf_lower);
2238 }
2239 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2240
2241 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2242 {
2243         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2244         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2245 }
2246 EXPORT_SYMBOL(ath9k_hw_settsf64);
2247
2248 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2249 {
2250         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2251                            AH_TSF_WRITE_TIMEOUT))
2252                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2253                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2254
2255         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2256 }
2257 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2258
2259 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2260 {
2261         if (setting)
2262                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2263         else
2264                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2265 }
2266 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2267
2268 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2269 {
2270         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2271         u32 macmode;
2272
2273         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2274                 macmode = AR_2040_JOINED_RX_CLEAR;
2275         else
2276                 macmode = 0;
2277
2278         REG_WRITE(ah, AR_2040_MODE, macmode);
2279 }
2280
2281 /* HW Generic timers configuration */
2282
2283 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2284 {
2285         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2286         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2287         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2288         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2289         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2290         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2291         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2292         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2293         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2294         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2295                                 AR_NDP2_TIMER_MODE, 0x0002},
2296         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2297                                 AR_NDP2_TIMER_MODE, 0x0004},
2298         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2299                                 AR_NDP2_TIMER_MODE, 0x0008},
2300         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2301                                 AR_NDP2_TIMER_MODE, 0x0010},
2302         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2303                                 AR_NDP2_TIMER_MODE, 0x0020},
2304         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2305                                 AR_NDP2_TIMER_MODE, 0x0040},
2306         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2307                                 AR_NDP2_TIMER_MODE, 0x0080}
2308 };
2309
2310 /* HW generic timer primitives */
2311
2312 /* compute and clear index of rightmost 1 */
2313 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2314 {
2315         u32 b;
2316
2317         b = *mask;
2318         b &= (0-b);
2319         *mask &= ~b;
2320         b *= debruijn32;
2321         b >>= 27;
2322
2323         return timer_table->gen_timer_index[b];
2324 }
2325
2326 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2327 {
2328         return REG_READ(ah, AR_TSF_L32);
2329 }
2330 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2331
2332 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2333                                           void (*trigger)(void *),
2334                                           void (*overflow)(void *),
2335                                           void *arg,
2336                                           u8 timer_index)
2337 {
2338         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2339         struct ath_gen_timer *timer;
2340
2341         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2342
2343         if (timer == NULL) {
2344                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2345                           "Failed to allocate memory"
2346                           "for hw timer[%d]\n", timer_index);
2347                 return NULL;
2348         }
2349
2350         /* allocate a hardware generic timer slot */
2351         timer_table->timers[timer_index] = timer;
2352         timer->index = timer_index;
2353         timer->trigger = trigger;
2354         timer->overflow = overflow;
2355         timer->arg = arg;
2356
2357         return timer;
2358 }
2359 EXPORT_SYMBOL(ath_gen_timer_alloc);
2360
2361 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2362                               struct ath_gen_timer *timer,
2363                               u32 timer_next,
2364                               u32 timer_period)
2365 {
2366         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2367         u32 tsf;
2368
2369         BUG_ON(!timer_period);
2370
2371         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2372
2373         tsf = ath9k_hw_gettsf32(ah);
2374
2375         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2376                   "curent tsf %x period %x"
2377                   "timer_next %x\n", tsf, timer_period, timer_next);
2378
2379         /*
2380          * Pull timer_next forward if the current TSF already passed it
2381          * because of software latency
2382          */
2383         if (timer_next < tsf)
2384                 timer_next = tsf + timer_period;
2385
2386         /*
2387          * Program generic timer registers
2388          */
2389         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2390                  timer_next);
2391         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2392                   timer_period);
2393         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2394                     gen_tmr_configuration[timer->index].mode_mask);
2395
2396         /* Enable both trigger and thresh interrupt masks */
2397         REG_SET_BIT(ah, AR_IMR_S5,
2398                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2399                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2400 }
2401 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2402
2403 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2404 {
2405         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2406
2407         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2408                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2409                 return;
2410         }
2411
2412         /* Clear generic timer enable bits. */
2413         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2414                         gen_tmr_configuration[timer->index].mode_mask);
2415
2416         /* Disable both trigger and thresh interrupt masks */
2417         REG_CLR_BIT(ah, AR_IMR_S5,
2418                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2419                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2420
2421         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2422 }
2423 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2424
2425 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2426 {
2427         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2428
2429         /* free the hardware generic timer slot */
2430         timer_table->timers[timer->index] = NULL;
2431         kfree(timer);
2432 }
2433 EXPORT_SYMBOL(ath_gen_timer_free);
2434
2435 /*
2436  * Generic Timer Interrupts handling
2437  */
2438 void ath_gen_timer_isr(struct ath_hw *ah)
2439 {
2440         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2441         struct ath_gen_timer *timer;
2442         struct ath_common *common = ath9k_hw_common(ah);
2443         u32 trigger_mask, thresh_mask, index;
2444
2445         /* get hardware generic timer interrupt status */
2446         trigger_mask = ah->intr_gen_timer_trigger;
2447         thresh_mask = ah->intr_gen_timer_thresh;
2448         trigger_mask &= timer_table->timer_mask.val;
2449         thresh_mask &= timer_table->timer_mask.val;
2450
2451         trigger_mask &= ~thresh_mask;
2452
2453         while (thresh_mask) {
2454                 index = rightmost_index(timer_table, &thresh_mask);
2455                 timer = timer_table->timers[index];
2456                 BUG_ON(!timer);
2457                 ath_print(common, ATH_DBG_HWTIMER,
2458                           "TSF overflow for Gen timer %d\n", index);
2459                 timer->overflow(timer->arg);
2460         }
2461
2462         while (trigger_mask) {
2463                 index = rightmost_index(timer_table, &trigger_mask);
2464                 timer = timer_table->timers[index];
2465                 BUG_ON(!timer);
2466                 ath_print(common, ATH_DBG_HWTIMER,
2467                           "Gen timer[%d] trigger\n", index);
2468                 timer->trigger(timer->arg);
2469         }
2470 }
2471 EXPORT_SYMBOL(ath_gen_timer_isr);
2472
2473 /********/
2474 /* HTC  */
2475 /********/
2476
2477 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2478 {
2479         ah->htc_reset_init = true;
2480 }
2481 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2482
2483 static struct {
2484         u32 version;
2485         const char * name;
2486 } ath_mac_bb_names[] = {
2487         /* Devices with external radios */
2488         { AR_SREV_VERSION_5416_PCI,     "5416" },
2489         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2490         { AR_SREV_VERSION_9100,         "9100" },
2491         { AR_SREV_VERSION_9160,         "9160" },
2492         /* Single-chip solutions */
2493         { AR_SREV_VERSION_9280,         "9280" },
2494         { AR_SREV_VERSION_9285,         "9285" },
2495         { AR_SREV_VERSION_9287,         "9287" },
2496         { AR_SREV_VERSION_9271,         "9271" },
2497         { AR_SREV_VERSION_9300,         "9300" },
2498 };
2499
2500 /* For devices with external radios */
2501 static struct {
2502         u16 version;
2503         const char * name;
2504 } ath_rf_names[] = {
2505         { 0,                            "5133" },
2506         { AR_RAD5133_SREV_MAJOR,        "5133" },
2507         { AR_RAD5122_SREV_MAJOR,        "5122" },
2508         { AR_RAD2133_SREV_MAJOR,        "2133" },
2509         { AR_RAD2122_SREV_MAJOR,        "2122" }
2510 };
2511
2512 /*
2513  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2514  */
2515 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2516 {
2517         int i;
2518
2519         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2520                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2521                         return ath_mac_bb_names[i].name;
2522                 }
2523         }
2524
2525         return "????";
2526 }
2527
2528 /*
2529  * Return the RF name. "????" is returned if the RF is unknown.
2530  * Used for devices with external radios.
2531  */
2532 static const char *ath9k_hw_rf_name(u16 rf_version)
2533 {
2534         int i;
2535
2536         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2537                 if (ath_rf_names[i].version == rf_version) {
2538                         return ath_rf_names[i].name;
2539                 }
2540         }
2541
2542         return "????";
2543 }
2544
2545 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2546 {
2547         int used;
2548
2549         /* chipsets >= AR9280 are single-chip */
2550         if (AR_SREV_9280_20_OR_LATER(ah)) {
2551                 used = snprintf(hw_name, len,
2552                                "Atheros AR%s Rev:%x",
2553                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2554                                ah->hw_version.macRev);
2555         }
2556         else {
2557                 used = snprintf(hw_name, len,
2558                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2559                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2560                                ah->hw_version.macRev,
2561                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2562                                                 AR_RADIO_SREV_MAJOR)),
2563                                ah->hw_version.phyRev);
2564         }
2565
2566         hw_name[used] = '\0';
2567 }
2568 EXPORT_SYMBOL(ath9k_hw_name);