]> git.openfabrics.org - ~shefty/rdma-dev.git/blob - drivers/video/mx3fb.c
[S390] KVM: Read buffer overflow
[~shefty/rdma-dev.git] / drivers / video / mx3fb.c
1 /*
2  * Copyright (C) 2008
3  * Guennadi Liakhovetski, DENX Software Engineering, <lg@denx.de>
4  *
5  * Copyright 2004-2007 Freescale Semiconductor, Inc. All Rights Reserved.
6  *
7  * This program is free software; you can redistribute it and/or modify
8  * it under the terms of the GNU General Public License version 2 as
9  * published by the Free Software Foundation.
10  */
11
12 #include <linux/module.h>
13 #include <linux/kernel.h>
14 #include <linux/platform_device.h>
15 #include <linux/sched.h>
16 #include <linux/errno.h>
17 #include <linux/string.h>
18 #include <linux/interrupt.h>
19 #include <linux/slab.h>
20 #include <linux/fb.h>
21 #include <linux/delay.h>
22 #include <linux/init.h>
23 #include <linux/ioport.h>
24 #include <linux/dma-mapping.h>
25 #include <linux/dmaengine.h>
26 #include <linux/console.h>
27 #include <linux/clk.h>
28 #include <linux/mutex.h>
29
30 #include <mach/hardware.h>
31 #include <mach/ipu.h>
32 #include <mach/mx3fb.h>
33
34 #include <asm/io.h>
35 #include <asm/uaccess.h>
36
37 #define MX3FB_NAME              "mx3_sdc_fb"
38
39 #define MX3FB_REG_OFFSET        0xB4
40
41 /* SDC Registers */
42 #define SDC_COM_CONF            (0xB4 - MX3FB_REG_OFFSET)
43 #define SDC_GW_CTRL             (0xB8 - MX3FB_REG_OFFSET)
44 #define SDC_FG_POS              (0xBC - MX3FB_REG_OFFSET)
45 #define SDC_BG_POS              (0xC0 - MX3FB_REG_OFFSET)
46 #define SDC_CUR_POS             (0xC4 - MX3FB_REG_OFFSET)
47 #define SDC_PWM_CTRL            (0xC8 - MX3FB_REG_OFFSET)
48 #define SDC_CUR_MAP             (0xCC - MX3FB_REG_OFFSET)
49 #define SDC_HOR_CONF            (0xD0 - MX3FB_REG_OFFSET)
50 #define SDC_VER_CONF            (0xD4 - MX3FB_REG_OFFSET)
51 #define SDC_SHARP_CONF_1        (0xD8 - MX3FB_REG_OFFSET)
52 #define SDC_SHARP_CONF_2        (0xDC - MX3FB_REG_OFFSET)
53
54 /* Register bits */
55 #define SDC_COM_TFT_COLOR       0x00000001UL
56 #define SDC_COM_FG_EN           0x00000010UL
57 #define SDC_COM_GWSEL           0x00000020UL
58 #define SDC_COM_GLB_A           0x00000040UL
59 #define SDC_COM_KEY_COLOR_G     0x00000080UL
60 #define SDC_COM_BG_EN           0x00000200UL
61 #define SDC_COM_SHARP           0x00001000UL
62
63 #define SDC_V_SYNC_WIDTH_L      0x00000001UL
64
65 /* Display Interface registers */
66 #define DI_DISP_IF_CONF         (0x0124 - MX3FB_REG_OFFSET)
67 #define DI_DISP_SIG_POL         (0x0128 - MX3FB_REG_OFFSET)
68 #define DI_SER_DISP1_CONF       (0x012C - MX3FB_REG_OFFSET)
69 #define DI_SER_DISP2_CONF       (0x0130 - MX3FB_REG_OFFSET)
70 #define DI_HSP_CLK_PER          (0x0134 - MX3FB_REG_OFFSET)
71 #define DI_DISP0_TIME_CONF_1    (0x0138 - MX3FB_REG_OFFSET)
72 #define DI_DISP0_TIME_CONF_2    (0x013C - MX3FB_REG_OFFSET)
73 #define DI_DISP0_TIME_CONF_3    (0x0140 - MX3FB_REG_OFFSET)
74 #define DI_DISP1_TIME_CONF_1    (0x0144 - MX3FB_REG_OFFSET)
75 #define DI_DISP1_TIME_CONF_2    (0x0148 - MX3FB_REG_OFFSET)
76 #define DI_DISP1_TIME_CONF_3    (0x014C - MX3FB_REG_OFFSET)
77 #define DI_DISP2_TIME_CONF_1    (0x0150 - MX3FB_REG_OFFSET)
78 #define DI_DISP2_TIME_CONF_2    (0x0154 - MX3FB_REG_OFFSET)
79 #define DI_DISP2_TIME_CONF_3    (0x0158 - MX3FB_REG_OFFSET)
80 #define DI_DISP3_TIME_CONF      (0x015C - MX3FB_REG_OFFSET)
81 #define DI_DISP0_DB0_MAP        (0x0160 - MX3FB_REG_OFFSET)
82 #define DI_DISP0_DB1_MAP        (0x0164 - MX3FB_REG_OFFSET)
83 #define DI_DISP0_DB2_MAP        (0x0168 - MX3FB_REG_OFFSET)
84 #define DI_DISP0_CB0_MAP        (0x016C - MX3FB_REG_OFFSET)
85 #define DI_DISP0_CB1_MAP        (0x0170 - MX3FB_REG_OFFSET)
86 #define DI_DISP0_CB2_MAP        (0x0174 - MX3FB_REG_OFFSET)
87 #define DI_DISP1_DB0_MAP        (0x0178 - MX3FB_REG_OFFSET)
88 #define DI_DISP1_DB1_MAP        (0x017C - MX3FB_REG_OFFSET)
89 #define DI_DISP1_DB2_MAP        (0x0180 - MX3FB_REG_OFFSET)
90 #define DI_DISP1_CB0_MAP        (0x0184 - MX3FB_REG_OFFSET)
91 #define DI_DISP1_CB1_MAP        (0x0188 - MX3FB_REG_OFFSET)
92 #define DI_DISP1_CB2_MAP        (0x018C - MX3FB_REG_OFFSET)
93 #define DI_DISP2_DB0_MAP        (0x0190 - MX3FB_REG_OFFSET)
94 #define DI_DISP2_DB1_MAP        (0x0194 - MX3FB_REG_OFFSET)
95 #define DI_DISP2_DB2_MAP        (0x0198 - MX3FB_REG_OFFSET)
96 #define DI_DISP2_CB0_MAP        (0x019C - MX3FB_REG_OFFSET)
97 #define DI_DISP2_CB1_MAP        (0x01A0 - MX3FB_REG_OFFSET)
98 #define DI_DISP2_CB2_MAP        (0x01A4 - MX3FB_REG_OFFSET)
99 #define DI_DISP3_B0_MAP         (0x01A8 - MX3FB_REG_OFFSET)
100 #define DI_DISP3_B1_MAP         (0x01AC - MX3FB_REG_OFFSET)
101 #define DI_DISP3_B2_MAP         (0x01B0 - MX3FB_REG_OFFSET)
102 #define DI_DISP_ACC_CC          (0x01B4 - MX3FB_REG_OFFSET)
103 #define DI_DISP_LLA_CONF        (0x01B8 - MX3FB_REG_OFFSET)
104 #define DI_DISP_LLA_DATA        (0x01BC - MX3FB_REG_OFFSET)
105
106 /* DI_DISP_SIG_POL bits */
107 #define DI_D3_VSYNC_POL_SHIFT           28
108 #define DI_D3_HSYNC_POL_SHIFT           27
109 #define DI_D3_DRDY_SHARP_POL_SHIFT      26
110 #define DI_D3_CLK_POL_SHIFT             25
111 #define DI_D3_DATA_POL_SHIFT            24
112
113 /* DI_DISP_IF_CONF bits */
114 #define DI_D3_CLK_IDLE_SHIFT            26
115 #define DI_D3_CLK_SEL_SHIFT             25
116 #define DI_D3_DATAMSK_SHIFT             24
117
118 enum ipu_panel {
119         IPU_PANEL_SHARP_TFT,
120         IPU_PANEL_TFT,
121 };
122
123 struct ipu_di_signal_cfg {
124         unsigned datamask_en:1;
125         unsigned clksel_en:1;
126         unsigned clkidle_en:1;
127         unsigned data_pol:1;    /* true = inverted */
128         unsigned clk_pol:1;     /* true = rising edge */
129         unsigned enable_pol:1;
130         unsigned Hsync_pol:1;   /* true = active high */
131         unsigned Vsync_pol:1;
132 };
133
134 static const struct fb_videomode mx3fb_modedb[] = {
135         {
136                 /* 240x320 @ 60 Hz */
137                 .name           = "Sharp-QVGA",
138                 .refresh        = 60,
139                 .xres           = 240,
140                 .yres           = 320,
141                 .pixclock       = 185925,
142                 .left_margin    = 9,
143                 .right_margin   = 16,
144                 .upper_margin   = 7,
145                 .lower_margin   = 9,
146                 .hsync_len      = 1,
147                 .vsync_len      = 1,
148                 .sync           = FB_SYNC_HOR_HIGH_ACT | FB_SYNC_SHARP_MODE |
149                                   FB_SYNC_CLK_INVERT | FB_SYNC_DATA_INVERT |
150                                   FB_SYNC_CLK_IDLE_EN,
151                 .vmode          = FB_VMODE_NONINTERLACED,
152                 .flag           = 0,
153         }, {
154                 /* 240x33 @ 60 Hz */
155                 .name           = "Sharp-CLI",
156                 .refresh        = 60,
157                 .xres           = 240,
158                 .yres           = 33,
159                 .pixclock       = 185925,
160                 .left_margin    = 9,
161                 .right_margin   = 16,
162                 .upper_margin   = 7,
163                 .lower_margin   = 9 + 287,
164                 .hsync_len      = 1,
165                 .vsync_len      = 1,
166                 .sync           = FB_SYNC_HOR_HIGH_ACT | FB_SYNC_SHARP_MODE |
167                                   FB_SYNC_CLK_INVERT | FB_SYNC_DATA_INVERT |
168                                   FB_SYNC_CLK_IDLE_EN,
169                 .vmode          = FB_VMODE_NONINTERLACED,
170                 .flag           = 0,
171         }, {
172                 /* 640x480 @ 60 Hz */
173                 .name           = "NEC-VGA",
174                 .refresh        = 60,
175                 .xres           = 640,
176                 .yres           = 480,
177                 .pixclock       = 38255,
178                 .left_margin    = 144,
179                 .right_margin   = 0,
180                 .upper_margin   = 34,
181                 .lower_margin   = 40,
182                 .hsync_len      = 1,
183                 .vsync_len      = 1,
184                 .sync           = FB_SYNC_VERT_HIGH_ACT | FB_SYNC_OE_ACT_HIGH,
185                 .vmode          = FB_VMODE_NONINTERLACED,
186                 .flag           = 0,
187         }, {
188                 /* NTSC TV output */
189                 .name           = "TV-NTSC",
190                 .refresh        = 60,
191                 .xres           = 640,
192                 .yres           = 480,
193                 .pixclock       = 37538,
194                 .left_margin    = 38,
195                 .right_margin   = 858 - 640 - 38 - 3,
196                 .upper_margin   = 36,
197                 .lower_margin   = 518 - 480 - 36 - 1,
198                 .hsync_len      = 3,
199                 .vsync_len      = 1,
200                 .sync           = 0,
201                 .vmode          = FB_VMODE_NONINTERLACED,
202                 .flag           = 0,
203         }, {
204                 /* PAL TV output */
205                 .name           = "TV-PAL",
206                 .refresh        = 50,
207                 .xres           = 640,
208                 .yres           = 480,
209                 .pixclock       = 37538,
210                 .left_margin    = 38,
211                 .right_margin   = 960 - 640 - 38 - 32,
212                 .upper_margin   = 32,
213                 .lower_margin   = 555 - 480 - 32 - 3,
214                 .hsync_len      = 32,
215                 .vsync_len      = 3,
216                 .sync           = 0,
217                 .vmode          = FB_VMODE_NONINTERLACED,
218                 .flag           = 0,
219         }, {
220                 /* TV output VGA mode, 640x480 @ 65 Hz */
221                 .name           = "TV-VGA",
222                 .refresh        = 60,
223                 .xres           = 640,
224                 .yres           = 480,
225                 .pixclock       = 40574,
226                 .left_margin    = 35,
227                 .right_margin   = 45,
228                 .upper_margin   = 9,
229                 .lower_margin   = 1,
230                 .hsync_len      = 46,
231                 .vsync_len      = 5,
232                 .sync           = 0,
233                 .vmode          = FB_VMODE_NONINTERLACED,
234                 .flag           = 0,
235         },
236 };
237
238 struct mx3fb_data {
239         struct fb_info          *fbi;
240         int                     backlight_level;
241         void __iomem            *reg_base;
242         spinlock_t              lock;
243         struct device           *dev;
244
245         uint32_t                h_start_width;
246         uint32_t                v_start_width;
247 };
248
249 struct dma_chan_request {
250         struct mx3fb_data       *mx3fb;
251         enum ipu_channel        id;
252 };
253
254 /* MX3 specific framebuffer information. */
255 struct mx3fb_info {
256         int                             blank;
257         enum ipu_channel                ipu_ch;
258         uint32_t                        cur_ipu_buf;
259
260         u32                             pseudo_palette[16];
261
262         struct completion               flip_cmpl;
263         struct mutex                    mutex;  /* Protects fb-ops */
264         struct mx3fb_data               *mx3fb;
265         struct idmac_channel            *idmac_channel;
266         struct dma_async_tx_descriptor  *txd;
267         dma_cookie_t                    cookie;
268         struct scatterlist              sg[2];
269
270         u32                             sync;   /* preserve var->sync flags */
271 };
272
273 static void mx3fb_dma_done(void *);
274
275 /* Used fb-mode and bpp. Can be set on kernel command line, therefore file-static. */
276 static const char *fb_mode;
277 static unsigned long default_bpp = 16;
278
279 static u32 mx3fb_read_reg(struct mx3fb_data *mx3fb, unsigned long reg)
280 {
281         return __raw_readl(mx3fb->reg_base + reg);
282 }
283
284 static void mx3fb_write_reg(struct mx3fb_data *mx3fb, u32 value, unsigned long reg)
285 {
286         __raw_writel(value, mx3fb->reg_base + reg);
287 }
288
289 static const uint32_t di_mappings[] = {
290         0x1600AAAA, 0x00E05555, 0x00070000, 3,  /* RGB888 */
291         0x0005000F, 0x000B000F, 0x0011000F, 1,  /* RGB666 */
292         0x0011000F, 0x000B000F, 0x0005000F, 1,  /* BGR666 */
293         0x0004003F, 0x000A000F, 0x000F003F, 1   /* RGB565 */
294 };
295
296 static void sdc_fb_init(struct mx3fb_info *fbi)
297 {
298         struct mx3fb_data *mx3fb = fbi->mx3fb;
299         uint32_t reg;
300
301         reg = mx3fb_read_reg(mx3fb, SDC_COM_CONF);
302
303         mx3fb_write_reg(mx3fb, reg | SDC_COM_BG_EN, SDC_COM_CONF);
304 }
305
306 /* Returns enabled flag before uninit */
307 static uint32_t sdc_fb_uninit(struct mx3fb_info *fbi)
308 {
309         struct mx3fb_data *mx3fb = fbi->mx3fb;
310         uint32_t reg;
311
312         reg = mx3fb_read_reg(mx3fb, SDC_COM_CONF);
313
314         mx3fb_write_reg(mx3fb, reg & ~SDC_COM_BG_EN, SDC_COM_CONF);
315
316         return reg & SDC_COM_BG_EN;
317 }
318
319 static void sdc_enable_channel(struct mx3fb_info *mx3_fbi)
320 {
321         struct mx3fb_data *mx3fb = mx3_fbi->mx3fb;
322         struct idmac_channel *ichan = mx3_fbi->idmac_channel;
323         struct dma_chan *dma_chan = &ichan->dma_chan;
324         unsigned long flags;
325         dma_cookie_t cookie;
326
327         dev_dbg(mx3fb->dev, "mx3fbi %p, desc %p, sg %p\n", mx3_fbi,
328                 to_tx_desc(mx3_fbi->txd), to_tx_desc(mx3_fbi->txd)->sg);
329
330         /* This enables the channel */
331         if (mx3_fbi->cookie < 0) {
332                 mx3_fbi->txd = dma_chan->device->device_prep_slave_sg(dma_chan,
333                       &mx3_fbi->sg[0], 1, DMA_TO_DEVICE, DMA_PREP_INTERRUPT);
334                 if (!mx3_fbi->txd) {
335                         dev_err(mx3fb->dev, "Cannot allocate descriptor on %d\n",
336                                 dma_chan->chan_id);
337                         return;
338                 }
339
340                 mx3_fbi->txd->callback_param    = mx3_fbi->txd;
341                 mx3_fbi->txd->callback          = mx3fb_dma_done;
342
343                 cookie = mx3_fbi->txd->tx_submit(mx3_fbi->txd);
344                 dev_dbg(mx3fb->dev, "%d: Submit %p #%d [%c]\n", __LINE__,
345                        mx3_fbi->txd, cookie, list_empty(&ichan->queue) ? '-' : '+');
346         } else {
347                 if (!mx3_fbi->txd || !mx3_fbi->txd->tx_submit) {
348                         dev_err(mx3fb->dev, "Cannot enable channel %d\n",
349                                 dma_chan->chan_id);
350                         return;
351                 }
352
353                 /* Just re-activate the same buffer */
354                 dma_async_issue_pending(dma_chan);
355                 cookie = mx3_fbi->cookie;
356                 dev_dbg(mx3fb->dev, "%d: Re-submit %p #%d [%c]\n", __LINE__,
357                        mx3_fbi->txd, cookie, list_empty(&ichan->queue) ? '-' : '+');
358         }
359
360         if (cookie >= 0) {
361                 spin_lock_irqsave(&mx3fb->lock, flags);
362                 sdc_fb_init(mx3_fbi);
363                 mx3_fbi->cookie = cookie;
364                 spin_unlock_irqrestore(&mx3fb->lock, flags);
365         }
366
367         /*
368          * Attention! Without this msleep the channel keeps generating
369          * interrupts. Next sdc_set_brightness() is going to be called
370          * from mx3fb_blank().
371          */
372         msleep(2);
373 }
374
375 static void sdc_disable_channel(struct mx3fb_info *mx3_fbi)
376 {
377         struct mx3fb_data *mx3fb = mx3_fbi->mx3fb;
378         uint32_t enabled;
379         unsigned long flags;
380
381         spin_lock_irqsave(&mx3fb->lock, flags);
382
383         enabled = sdc_fb_uninit(mx3_fbi);
384
385         spin_unlock_irqrestore(&mx3fb->lock, flags);
386
387         mx3_fbi->txd->chan->device->device_terminate_all(mx3_fbi->txd->chan);
388         mx3_fbi->txd = NULL;
389         mx3_fbi->cookie = -EINVAL;
390 }
391
392 /**
393  * sdc_set_window_pos() - set window position of the respective plane.
394  * @mx3fb:      mx3fb context.
395  * @channel:    IPU DMAC channel ID.
396  * @x_pos:      X coordinate relative to the top left corner to place window at.
397  * @y_pos:      Y coordinate relative to the top left corner to place window at.
398  * @return:     0 on success or negative error code on failure.
399  */
400 static int sdc_set_window_pos(struct mx3fb_data *mx3fb, enum ipu_channel channel,
401                               int16_t x_pos, int16_t y_pos)
402 {
403         if (channel != IDMAC_SDC_0)
404                 return -EINVAL;
405
406         x_pos += mx3fb->h_start_width;
407         y_pos += mx3fb->v_start_width;
408
409         mx3fb_write_reg(mx3fb, (x_pos << 16) | y_pos, SDC_BG_POS);
410         return 0;
411 }
412
413 /**
414  * sdc_init_panel() - initialize a synchronous LCD panel.
415  * @mx3fb:              mx3fb context.
416  * @panel:              panel type.
417  * @pixel_clk:          desired pixel clock frequency in Hz.
418  * @width:              width of panel in pixels.
419  * @height:             height of panel in pixels.
420  * @pixel_fmt:          pixel format of buffer as FOURCC ASCII code.
421  * @h_start_width:      number of pixel clocks between the HSYNC signal pulse
422  *                      and the start of valid data.
423  * @h_sync_width:       width of the HSYNC signal in units of pixel clocks.
424  * @h_end_width:        number of pixel clocks between the end of valid data
425  *                      and the HSYNC signal for next line.
426  * @v_start_width:      number of lines between the VSYNC signal pulse and the
427  *                      start of valid data.
428  * @v_sync_width:       width of the VSYNC signal in units of lines
429  * @v_end_width:        number of lines between the end of valid data and the
430  *                      VSYNC signal for next frame.
431  * @sig:                bitfield of signal polarities for LCD interface.
432  * @return:             0 on success or negative error code on failure.
433  */
434 static int sdc_init_panel(struct mx3fb_data *mx3fb, enum ipu_panel panel,
435                           uint32_t pixel_clk,
436                           uint16_t width, uint16_t height,
437                           enum pixel_fmt pixel_fmt,
438                           uint16_t h_start_width, uint16_t h_sync_width,
439                           uint16_t h_end_width, uint16_t v_start_width,
440                           uint16_t v_sync_width, uint16_t v_end_width,
441                           struct ipu_di_signal_cfg sig)
442 {
443         unsigned long lock_flags;
444         uint32_t reg;
445         uint32_t old_conf;
446         uint32_t div;
447         struct clk *ipu_clk;
448
449         dev_dbg(mx3fb->dev, "panel size = %d x %d", width, height);
450
451         if (v_sync_width == 0 || h_sync_width == 0)
452                 return -EINVAL;
453
454         /* Init panel size and blanking periods */
455         reg = ((uint32_t) (h_sync_width - 1) << 26) |
456                 ((uint32_t) (width + h_start_width + h_end_width - 1) << 16);
457         mx3fb_write_reg(mx3fb, reg, SDC_HOR_CONF);
458
459 #ifdef DEBUG
460         printk(KERN_CONT " hor_conf %x,", reg);
461 #endif
462
463         reg = ((uint32_t) (v_sync_width - 1) << 26) | SDC_V_SYNC_WIDTH_L |
464             ((uint32_t) (height + v_start_width + v_end_width - 1) << 16);
465         mx3fb_write_reg(mx3fb, reg, SDC_VER_CONF);
466
467 #ifdef DEBUG
468         printk(KERN_CONT " ver_conf %x\n", reg);
469 #endif
470
471         mx3fb->h_start_width = h_start_width;
472         mx3fb->v_start_width = v_start_width;
473
474         switch (panel) {
475         case IPU_PANEL_SHARP_TFT:
476                 mx3fb_write_reg(mx3fb, 0x00FD0102L, SDC_SHARP_CONF_1);
477                 mx3fb_write_reg(mx3fb, 0x00F500F4L, SDC_SHARP_CONF_2);
478                 mx3fb_write_reg(mx3fb, SDC_COM_SHARP | SDC_COM_TFT_COLOR, SDC_COM_CONF);
479                 break;
480         case IPU_PANEL_TFT:
481                 mx3fb_write_reg(mx3fb, SDC_COM_TFT_COLOR, SDC_COM_CONF);
482                 break;
483         default:
484                 return -EINVAL;
485         }
486
487         /* Init clocking */
488
489         /*
490          * Calculate divider: fractional part is 4 bits so simply multiple by
491          * 2^4 to get fractional part, as long as we stay under ~250MHz and on
492          * i.MX31 it (HSP_CLK) is <= 178MHz. Currently 128.267MHz
493          */
494         ipu_clk = clk_get(mx3fb->dev, NULL);
495         if (!IS_ERR(ipu_clk)) {
496                 div = clk_get_rate(ipu_clk) * 16 / pixel_clk;
497                 clk_put(ipu_clk);
498         } else {
499                 div = 0;
500         }
501
502         if (div < 0x40) {       /* Divider less than 4 */
503                 dev_dbg(mx3fb->dev,
504                         "InitPanel() - Pixel clock divider less than 4\n");
505                 div = 0x40;
506         }
507
508         dev_dbg(mx3fb->dev, "pixel clk = %u, divider %u.%u\n",
509                 pixel_clk, div >> 4, (div & 7) * 125);
510
511         spin_lock_irqsave(&mx3fb->lock, lock_flags);
512
513         /*
514          * DISP3_IF_CLK_DOWN_WR is half the divider value and 2 fraction bits
515          * fewer. Subtract 1 extra from DISP3_IF_CLK_DOWN_WR based on timing
516          * debug. DISP3_IF_CLK_UP_WR is 0
517          */
518         mx3fb_write_reg(mx3fb, (((div / 8) - 1) << 22) | div, DI_DISP3_TIME_CONF);
519
520         /* DI settings */
521         old_conf = mx3fb_read_reg(mx3fb, DI_DISP_IF_CONF) & 0x78FFFFFF;
522         old_conf |= sig.datamask_en << DI_D3_DATAMSK_SHIFT |
523                 sig.clksel_en << DI_D3_CLK_SEL_SHIFT |
524                 sig.clkidle_en << DI_D3_CLK_IDLE_SHIFT;
525         mx3fb_write_reg(mx3fb, old_conf, DI_DISP_IF_CONF);
526
527         old_conf = mx3fb_read_reg(mx3fb, DI_DISP_SIG_POL) & 0xE0FFFFFF;
528         old_conf |= sig.data_pol << DI_D3_DATA_POL_SHIFT |
529                 sig.clk_pol << DI_D3_CLK_POL_SHIFT |
530                 sig.enable_pol << DI_D3_DRDY_SHARP_POL_SHIFT |
531                 sig.Hsync_pol << DI_D3_HSYNC_POL_SHIFT |
532                 sig.Vsync_pol << DI_D3_VSYNC_POL_SHIFT;
533         mx3fb_write_reg(mx3fb, old_conf, DI_DISP_SIG_POL);
534
535         switch (pixel_fmt) {
536         case IPU_PIX_FMT_RGB24:
537                 mx3fb_write_reg(mx3fb, di_mappings[0], DI_DISP3_B0_MAP);
538                 mx3fb_write_reg(mx3fb, di_mappings[1], DI_DISP3_B1_MAP);
539                 mx3fb_write_reg(mx3fb, di_mappings[2], DI_DISP3_B2_MAP);
540                 mx3fb_write_reg(mx3fb, mx3fb_read_reg(mx3fb, DI_DISP_ACC_CC) |
541                              ((di_mappings[3] - 1) << 12), DI_DISP_ACC_CC);
542                 break;
543         case IPU_PIX_FMT_RGB666:
544                 mx3fb_write_reg(mx3fb, di_mappings[4], DI_DISP3_B0_MAP);
545                 mx3fb_write_reg(mx3fb, di_mappings[5], DI_DISP3_B1_MAP);
546                 mx3fb_write_reg(mx3fb, di_mappings[6], DI_DISP3_B2_MAP);
547                 mx3fb_write_reg(mx3fb, mx3fb_read_reg(mx3fb, DI_DISP_ACC_CC) |
548                              ((di_mappings[7] - 1) << 12), DI_DISP_ACC_CC);
549                 break;
550         case IPU_PIX_FMT_BGR666:
551                 mx3fb_write_reg(mx3fb, di_mappings[8], DI_DISP3_B0_MAP);
552                 mx3fb_write_reg(mx3fb, di_mappings[9], DI_DISP3_B1_MAP);
553                 mx3fb_write_reg(mx3fb, di_mappings[10], DI_DISP3_B2_MAP);
554                 mx3fb_write_reg(mx3fb, mx3fb_read_reg(mx3fb, DI_DISP_ACC_CC) |
555                              ((di_mappings[11] - 1) << 12), DI_DISP_ACC_CC);
556                 break;
557         default:
558                 mx3fb_write_reg(mx3fb, di_mappings[12], DI_DISP3_B0_MAP);
559                 mx3fb_write_reg(mx3fb, di_mappings[13], DI_DISP3_B1_MAP);
560                 mx3fb_write_reg(mx3fb, di_mappings[14], DI_DISP3_B2_MAP);
561                 mx3fb_write_reg(mx3fb, mx3fb_read_reg(mx3fb, DI_DISP_ACC_CC) |
562                              ((di_mappings[15] - 1) << 12), DI_DISP_ACC_CC);
563                 break;
564         }
565
566         spin_unlock_irqrestore(&mx3fb->lock, lock_flags);
567
568         dev_dbg(mx3fb->dev, "DI_DISP_IF_CONF = 0x%08X\n",
569                 mx3fb_read_reg(mx3fb, DI_DISP_IF_CONF));
570         dev_dbg(mx3fb->dev, "DI_DISP_SIG_POL = 0x%08X\n",
571                 mx3fb_read_reg(mx3fb, DI_DISP_SIG_POL));
572         dev_dbg(mx3fb->dev, "DI_DISP3_TIME_CONF = 0x%08X\n",
573                 mx3fb_read_reg(mx3fb, DI_DISP3_TIME_CONF));
574
575         return 0;
576 }
577
578 /**
579  * sdc_set_color_key() - set the transparent color key for SDC graphic plane.
580  * @mx3fb:      mx3fb context.
581  * @channel:    IPU DMAC channel ID.
582  * @enable:     boolean to enable or disable color keyl.
583  * @color_key:  24-bit RGB color to use as transparent color key.
584  * @return:     0 on success or negative error code on failure.
585  */
586 static int sdc_set_color_key(struct mx3fb_data *mx3fb, enum ipu_channel channel,
587                              bool enable, uint32_t color_key)
588 {
589         uint32_t reg, sdc_conf;
590         unsigned long lock_flags;
591
592         spin_lock_irqsave(&mx3fb->lock, lock_flags);
593
594         sdc_conf = mx3fb_read_reg(mx3fb, SDC_COM_CONF);
595         if (channel == IDMAC_SDC_0)
596                 sdc_conf &= ~SDC_COM_GWSEL;
597         else
598                 sdc_conf |= SDC_COM_GWSEL;
599
600         if (enable) {
601                 reg = mx3fb_read_reg(mx3fb, SDC_GW_CTRL) & 0xFF000000L;
602                 mx3fb_write_reg(mx3fb, reg | (color_key & 0x00FFFFFFL),
603                              SDC_GW_CTRL);
604
605                 sdc_conf |= SDC_COM_KEY_COLOR_G;
606         } else {
607                 sdc_conf &= ~SDC_COM_KEY_COLOR_G;
608         }
609         mx3fb_write_reg(mx3fb, sdc_conf, SDC_COM_CONF);
610
611         spin_unlock_irqrestore(&mx3fb->lock, lock_flags);
612
613         return 0;
614 }
615
616 /**
617  * sdc_set_global_alpha() - set global alpha blending modes.
618  * @mx3fb:      mx3fb context.
619  * @enable:     boolean to enable or disable global alpha blending. If disabled,
620  *              per pixel blending is used.
621  * @alpha:      global alpha value.
622  * @return:     0 on success or negative error code on failure.
623  */
624 static int sdc_set_global_alpha(struct mx3fb_data *mx3fb, bool enable, uint8_t alpha)
625 {
626         uint32_t reg;
627         unsigned long lock_flags;
628
629         spin_lock_irqsave(&mx3fb->lock, lock_flags);
630
631         if (enable) {
632                 reg = mx3fb_read_reg(mx3fb, SDC_GW_CTRL) & 0x00FFFFFFL;
633                 mx3fb_write_reg(mx3fb, reg | ((uint32_t) alpha << 24), SDC_GW_CTRL);
634
635                 reg = mx3fb_read_reg(mx3fb, SDC_COM_CONF);
636                 mx3fb_write_reg(mx3fb, reg | SDC_COM_GLB_A, SDC_COM_CONF);
637         } else {
638                 reg = mx3fb_read_reg(mx3fb, SDC_COM_CONF);
639                 mx3fb_write_reg(mx3fb, reg & ~SDC_COM_GLB_A, SDC_COM_CONF);
640         }
641
642         spin_unlock_irqrestore(&mx3fb->lock, lock_flags);
643
644         return 0;
645 }
646
647 static void sdc_set_brightness(struct mx3fb_data *mx3fb, uint8_t value)
648 {
649         /* This might be board-specific */
650         mx3fb_write_reg(mx3fb, 0x03000000UL | value << 16, SDC_PWM_CTRL);
651         return;
652 }
653
654 static uint32_t bpp_to_pixfmt(int bpp)
655 {
656         uint32_t pixfmt = 0;
657         switch (bpp) {
658         case 24:
659                 pixfmt = IPU_PIX_FMT_BGR24;
660                 break;
661         case 32:
662                 pixfmt = IPU_PIX_FMT_BGR32;
663                 break;
664         case 16:
665                 pixfmt = IPU_PIX_FMT_RGB565;
666                 break;
667         }
668         return pixfmt;
669 }
670
671 static int mx3fb_blank(int blank, struct fb_info *fbi);
672 static int mx3fb_map_video_memory(struct fb_info *fbi, unsigned int mem_len);
673 static int mx3fb_unmap_video_memory(struct fb_info *fbi);
674
675 /**
676  * mx3fb_set_fix() - set fixed framebuffer parameters from variable settings.
677  * @info:       framebuffer information pointer
678  * @return:     0 on success or negative error code on failure.
679  */
680 static int mx3fb_set_fix(struct fb_info *fbi)
681 {
682         struct fb_fix_screeninfo *fix = &fbi->fix;
683         struct fb_var_screeninfo *var = &fbi->var;
684
685         strncpy(fix->id, "DISP3 BG", 8);
686
687         fix->line_length = var->xres_virtual * var->bits_per_pixel / 8;
688
689         fix->type = FB_TYPE_PACKED_PIXELS;
690         fix->accel = FB_ACCEL_NONE;
691         fix->visual = FB_VISUAL_TRUECOLOR;
692         fix->xpanstep = 1;
693         fix->ypanstep = 1;
694
695         return 0;
696 }
697
698 static void mx3fb_dma_done(void *arg)
699 {
700         struct idmac_tx_desc *tx_desc = to_tx_desc(arg);
701         struct dma_chan *chan = tx_desc->txd.chan;
702         struct idmac_channel *ichannel = to_idmac_chan(chan);
703         struct mx3fb_data *mx3fb = ichannel->client;
704         struct mx3fb_info *mx3_fbi = mx3fb->fbi->par;
705
706         dev_dbg(mx3fb->dev, "irq %d callback\n", ichannel->eof_irq);
707
708         /* We only need one interrupt, it will be re-enabled as needed */
709         disable_irq_nosync(ichannel->eof_irq);
710
711         complete(&mx3_fbi->flip_cmpl);
712 }
713
714 /**
715  * mx3fb_set_par() - set framebuffer parameters and change the operating mode.
716  * @fbi:        framebuffer information pointer.
717  * @return:     0 on success or negative error code on failure.
718  */
719 static int mx3fb_set_par(struct fb_info *fbi)
720 {
721         u32 mem_len;
722         struct ipu_di_signal_cfg sig_cfg;
723         enum ipu_panel mode = IPU_PANEL_TFT;
724         struct mx3fb_info *mx3_fbi = fbi->par;
725         struct mx3fb_data *mx3fb = mx3_fbi->mx3fb;
726         struct idmac_channel *ichan = mx3_fbi->idmac_channel;
727         struct idmac_video_param *video = &ichan->params.video;
728         struct scatterlist *sg = mx3_fbi->sg;
729
730         dev_dbg(mx3fb->dev, "%s [%c]\n", __func__, list_empty(&ichan->queue) ? '-' : '+');
731
732         mutex_lock(&mx3_fbi->mutex);
733
734         /* Total cleanup */
735         if (mx3_fbi->txd)
736                 sdc_disable_channel(mx3_fbi);
737
738         mx3fb_set_fix(fbi);
739
740         mem_len = fbi->var.yres_virtual * fbi->fix.line_length;
741         if (mem_len > fbi->fix.smem_len) {
742                 if (fbi->fix.smem_start)
743                         mx3fb_unmap_video_memory(fbi);
744
745                 if (mx3fb_map_video_memory(fbi, mem_len) < 0) {
746                         mutex_unlock(&mx3_fbi->mutex);
747                         return -ENOMEM;
748                 }
749         }
750
751         sg_init_table(&sg[0], 1);
752         sg_init_table(&sg[1], 1);
753
754         sg_dma_address(&sg[0]) = fbi->fix.smem_start;
755         sg_set_page(&sg[0], virt_to_page(fbi->screen_base),
756                     fbi->fix.smem_len,
757                     offset_in_page(fbi->screen_base));
758
759         if (mx3_fbi->ipu_ch == IDMAC_SDC_0) {
760                 memset(&sig_cfg, 0, sizeof(sig_cfg));
761                 if (fbi->var.sync & FB_SYNC_HOR_HIGH_ACT)
762                         sig_cfg.Hsync_pol = true;
763                 if (fbi->var.sync & FB_SYNC_VERT_HIGH_ACT)
764                         sig_cfg.Vsync_pol = true;
765                 if (fbi->var.sync & FB_SYNC_CLK_INVERT)
766                         sig_cfg.clk_pol = true;
767                 if (fbi->var.sync & FB_SYNC_DATA_INVERT)
768                         sig_cfg.data_pol = true;
769                 if (fbi->var.sync & FB_SYNC_OE_ACT_HIGH)
770                         sig_cfg.enable_pol = true;
771                 if (fbi->var.sync & FB_SYNC_CLK_IDLE_EN)
772                         sig_cfg.clkidle_en = true;
773                 if (fbi->var.sync & FB_SYNC_CLK_SEL_EN)
774                         sig_cfg.clksel_en = true;
775                 if (fbi->var.sync & FB_SYNC_SHARP_MODE)
776                         mode = IPU_PANEL_SHARP_TFT;
777
778                 dev_dbg(fbi->device, "pixclock = %ul Hz\n",
779                         (u32) (PICOS2KHZ(fbi->var.pixclock) * 1000UL));
780
781                 if (sdc_init_panel(mx3fb, mode,
782                                    (PICOS2KHZ(fbi->var.pixclock)) * 1000UL,
783                                    fbi->var.xres, fbi->var.yres,
784                                    (fbi->var.sync & FB_SYNC_SWAP_RGB) ?
785                                    IPU_PIX_FMT_BGR666 : IPU_PIX_FMT_RGB666,
786                                    fbi->var.left_margin,
787                                    fbi->var.hsync_len,
788                                    fbi->var.right_margin +
789                                    fbi->var.hsync_len,
790                                    fbi->var.upper_margin,
791                                    fbi->var.vsync_len,
792                                    fbi->var.lower_margin +
793                                    fbi->var.vsync_len, sig_cfg) != 0) {
794                         mutex_unlock(&mx3_fbi->mutex);
795                         dev_err(fbi->device,
796                                 "mx3fb: Error initializing panel.\n");
797                         return -EINVAL;
798                 }
799         }
800
801         sdc_set_window_pos(mx3fb, mx3_fbi->ipu_ch, 0, 0);
802
803         mx3_fbi->cur_ipu_buf    = 0;
804
805         video->out_pixel_fmt    = bpp_to_pixfmt(fbi->var.bits_per_pixel);
806         video->out_width        = fbi->var.xres;
807         video->out_height       = fbi->var.yres;
808         video->out_stride       = fbi->var.xres_virtual;
809
810         if (mx3_fbi->blank == FB_BLANK_UNBLANK)
811                 sdc_enable_channel(mx3_fbi);
812
813         mutex_unlock(&mx3_fbi->mutex);
814
815         return 0;
816 }
817
818 /**
819  * mx3fb_check_var() - check and adjust framebuffer variable parameters.
820  * @var:        framebuffer variable parameters
821  * @fbi:        framebuffer information pointer
822  */
823 static int mx3fb_check_var(struct fb_var_screeninfo *var, struct fb_info *fbi)
824 {
825         struct mx3fb_info *mx3_fbi = fbi->par;
826         u32 vtotal;
827         u32 htotal;
828
829         dev_dbg(fbi->device, "%s\n", __func__);
830
831         if (var->xres_virtual < var->xres)
832                 var->xres_virtual = var->xres;
833         if (var->yres_virtual < var->yres)
834                 var->yres_virtual = var->yres;
835
836         if ((var->bits_per_pixel != 32) && (var->bits_per_pixel != 24) &&
837             (var->bits_per_pixel != 16))
838                 var->bits_per_pixel = default_bpp;
839
840         switch (var->bits_per_pixel) {
841         case 16:
842                 var->red.length = 5;
843                 var->red.offset = 11;
844                 var->red.msb_right = 0;
845
846                 var->green.length = 6;
847                 var->green.offset = 5;
848                 var->green.msb_right = 0;
849
850                 var->blue.length = 5;
851                 var->blue.offset = 0;
852                 var->blue.msb_right = 0;
853
854                 var->transp.length = 0;
855                 var->transp.offset = 0;
856                 var->transp.msb_right = 0;
857                 break;
858         case 24:
859                 var->red.length = 8;
860                 var->red.offset = 16;
861                 var->red.msb_right = 0;
862
863                 var->green.length = 8;
864                 var->green.offset = 8;
865                 var->green.msb_right = 0;
866
867                 var->blue.length = 8;
868                 var->blue.offset = 0;
869                 var->blue.msb_right = 0;
870
871                 var->transp.length = 0;
872                 var->transp.offset = 0;
873                 var->transp.msb_right = 0;
874                 break;
875         case 32:
876                 var->red.length = 8;
877                 var->red.offset = 16;
878                 var->red.msb_right = 0;
879
880                 var->green.length = 8;
881                 var->green.offset = 8;
882                 var->green.msb_right = 0;
883
884                 var->blue.length = 8;
885                 var->blue.offset = 0;
886                 var->blue.msb_right = 0;
887
888                 var->transp.length = 8;
889                 var->transp.offset = 24;
890                 var->transp.msb_right = 0;
891                 break;
892         }
893
894         if (var->pixclock < 1000) {
895                 htotal = var->xres + var->right_margin + var->hsync_len +
896                     var->left_margin;
897                 vtotal = var->yres + var->lower_margin + var->vsync_len +
898                     var->upper_margin;
899                 var->pixclock = (vtotal * htotal * 6UL) / 100UL;
900                 var->pixclock = KHZ2PICOS(var->pixclock);
901                 dev_dbg(fbi->device, "pixclock set for 60Hz refresh = %u ps\n",
902                         var->pixclock);
903         }
904
905         var->height = -1;
906         var->width = -1;
907         var->grayscale = 0;
908
909         /* Preserve sync flags */
910         var->sync |= mx3_fbi->sync;
911         mx3_fbi->sync |= var->sync;
912
913         return 0;
914 }
915
916 static u32 chan_to_field(unsigned int chan, struct fb_bitfield *bf)
917 {
918         chan &= 0xffff;
919         chan >>= 16 - bf->length;
920         return chan << bf->offset;
921 }
922
923 static int mx3fb_setcolreg(unsigned int regno, unsigned int red,
924                            unsigned int green, unsigned int blue,
925                            unsigned int trans, struct fb_info *fbi)
926 {
927         struct mx3fb_info *mx3_fbi = fbi->par;
928         u32 val;
929         int ret = 1;
930
931         dev_dbg(fbi->device, "%s, regno = %u\n", __func__, regno);
932
933         mutex_lock(&mx3_fbi->mutex);
934         /*
935          * If greyscale is true, then we convert the RGB value
936          * to greyscale no matter what visual we are using.
937          */
938         if (fbi->var.grayscale)
939                 red = green = blue = (19595 * red + 38470 * green +
940                                       7471 * blue) >> 16;
941         switch (fbi->fix.visual) {
942         case FB_VISUAL_TRUECOLOR:
943                 /*
944                  * 16-bit True Colour.  We encode the RGB value
945                  * according to the RGB bitfield information.
946                  */
947                 if (regno < 16) {
948                         u32 *pal = fbi->pseudo_palette;
949
950                         val = chan_to_field(red, &fbi->var.red);
951                         val |= chan_to_field(green, &fbi->var.green);
952                         val |= chan_to_field(blue, &fbi->var.blue);
953
954                         pal[regno] = val;
955
956                         ret = 0;
957                 }
958                 break;
959
960         case FB_VISUAL_STATIC_PSEUDOCOLOR:
961         case FB_VISUAL_PSEUDOCOLOR:
962                 break;
963         }
964         mutex_unlock(&mx3_fbi->mutex);
965
966         return ret;
967 }
968
969 /**
970  * mx3fb_blank() - blank the display.
971  */
972 static int mx3fb_blank(int blank, struct fb_info *fbi)
973 {
974         struct mx3fb_info *mx3_fbi = fbi->par;
975         struct mx3fb_data *mx3fb = mx3_fbi->mx3fb;
976
977         dev_dbg(fbi->device, "%s, blank = %d, base %p, len %u\n", __func__,
978                 blank, fbi->screen_base, fbi->fix.smem_len);
979
980         if (mx3_fbi->blank == blank)
981                 return 0;
982
983         mutex_lock(&mx3_fbi->mutex);
984         mx3_fbi->blank = blank;
985
986         switch (blank) {
987         case FB_BLANK_POWERDOWN:
988         case FB_BLANK_VSYNC_SUSPEND:
989         case FB_BLANK_HSYNC_SUSPEND:
990         case FB_BLANK_NORMAL:
991                 sdc_set_brightness(mx3fb, 0);
992                 memset((char *)fbi->screen_base, 0, fbi->fix.smem_len);
993                 /* Give LCD time to update - enough for 50 and 60 Hz */
994                 msleep(25);
995                 sdc_disable_channel(mx3_fbi);
996                 break;
997         case FB_BLANK_UNBLANK:
998                 sdc_enable_channel(mx3_fbi);
999                 sdc_set_brightness(mx3fb, mx3fb->backlight_level);
1000                 break;
1001         }
1002         mutex_unlock(&mx3_fbi->mutex);
1003
1004         return 0;
1005 }
1006
1007 /**
1008  * mx3fb_pan_display() - pan or wrap the display
1009  * @var:        variable screen buffer information.
1010  * @info:       framebuffer information pointer.
1011  *
1012  * We look only at xoffset, yoffset and the FB_VMODE_YWRAP flag
1013  */
1014 static int mx3fb_pan_display(struct fb_var_screeninfo *var,
1015                              struct fb_info *fbi)
1016 {
1017         struct mx3fb_info *mx3_fbi = fbi->par;
1018         u32 y_bottom;
1019         unsigned long base;
1020         off_t offset;
1021         dma_cookie_t cookie;
1022         struct scatterlist *sg = mx3_fbi->sg;
1023         struct dma_chan *dma_chan = &mx3_fbi->idmac_channel->dma_chan;
1024         struct dma_async_tx_descriptor *txd;
1025         int ret;
1026
1027         dev_dbg(fbi->device, "%s [%c]\n", __func__,
1028                 list_empty(&mx3_fbi->idmac_channel->queue) ? '-' : '+');
1029
1030         if (var->xoffset > 0) {
1031                 dev_dbg(fbi->device, "x panning not supported\n");
1032                 return -EINVAL;
1033         }
1034
1035         if (fbi->var.xoffset == var->xoffset &&
1036             fbi->var.yoffset == var->yoffset)
1037                 return 0;       /* No change, do nothing */
1038
1039         y_bottom = var->yoffset;
1040
1041         if (!(var->vmode & FB_VMODE_YWRAP))
1042                 y_bottom += var->yres;
1043
1044         if (y_bottom > fbi->var.yres_virtual)
1045                 return -EINVAL;
1046
1047         mutex_lock(&mx3_fbi->mutex);
1048
1049         offset = (var->yoffset * var->xres_virtual + var->xoffset) *
1050                 (var->bits_per_pixel / 8);
1051         base = fbi->fix.smem_start + offset;
1052
1053         dev_dbg(fbi->device, "Updating SDC BG buf %d address=0x%08lX\n",
1054                 mx3_fbi->cur_ipu_buf, base);
1055
1056         /*
1057          * We enable the End of Frame interrupt, which will free a tx-descriptor,
1058          * which we will need for the next device_prep_slave_sg(). The
1059          * IRQ-handler will disable the IRQ again.
1060          */
1061         init_completion(&mx3_fbi->flip_cmpl);
1062         enable_irq(mx3_fbi->idmac_channel->eof_irq);
1063
1064         ret = wait_for_completion_timeout(&mx3_fbi->flip_cmpl, HZ / 10);
1065         if (ret <= 0) {
1066                 mutex_unlock(&mx3_fbi->mutex);
1067                 dev_info(fbi->device, "Panning failed due to %s\n", ret < 0 ?
1068                          "user interrupt" : "timeout");
1069                 disable_irq(mx3_fbi->idmac_channel->eof_irq);
1070                 return ret ? : -ETIMEDOUT;
1071         }
1072
1073         mx3_fbi->cur_ipu_buf = !mx3_fbi->cur_ipu_buf;
1074
1075         sg_dma_address(&sg[mx3_fbi->cur_ipu_buf]) = base;
1076         sg_set_page(&sg[mx3_fbi->cur_ipu_buf],
1077                     virt_to_page(fbi->screen_base + offset), fbi->fix.smem_len,
1078                     offset_in_page(fbi->screen_base + offset));
1079
1080         if (mx3_fbi->txd)
1081                 async_tx_ack(mx3_fbi->txd);
1082
1083         txd = dma_chan->device->device_prep_slave_sg(dma_chan, sg +
1084                 mx3_fbi->cur_ipu_buf, 1, DMA_TO_DEVICE, DMA_PREP_INTERRUPT);
1085         if (!txd) {
1086                 dev_err(fbi->device,
1087                         "Error preparing a DMA transaction descriptor.\n");
1088                 mutex_unlock(&mx3_fbi->mutex);
1089                 return -EIO;
1090         }
1091
1092         txd->callback_param     = txd;
1093         txd->callback           = mx3fb_dma_done;
1094
1095         /*
1096          * Emulate original mx3fb behaviour: each new call to idmac_tx_submit()
1097          * should switch to another buffer
1098          */
1099         cookie = txd->tx_submit(txd);
1100         dev_dbg(fbi->device, "%d: Submit %p #%d\n", __LINE__, txd, cookie);
1101         if (cookie < 0) {
1102                 dev_err(fbi->device,
1103                         "Error updating SDC buf %d to address=0x%08lX\n",
1104                         mx3_fbi->cur_ipu_buf, base);
1105                 mutex_unlock(&mx3_fbi->mutex);
1106                 return -EIO;
1107         }
1108
1109         mx3_fbi->txd = txd;
1110
1111         fbi->var.xoffset = var->xoffset;
1112         fbi->var.yoffset = var->yoffset;
1113
1114         if (var->vmode & FB_VMODE_YWRAP)
1115                 fbi->var.vmode |= FB_VMODE_YWRAP;
1116         else
1117                 fbi->var.vmode &= ~FB_VMODE_YWRAP;
1118
1119         mutex_unlock(&mx3_fbi->mutex);
1120
1121         dev_dbg(fbi->device, "Update complete\n");
1122
1123         return 0;
1124 }
1125
1126 /*
1127  * This structure contains the pointers to the control functions that are
1128  * invoked by the core framebuffer driver to perform operations like
1129  * blitting, rectangle filling, copy regions and cursor definition.
1130  */
1131 static struct fb_ops mx3fb_ops = {
1132         .owner = THIS_MODULE,
1133         .fb_set_par = mx3fb_set_par,
1134         .fb_check_var = mx3fb_check_var,
1135         .fb_setcolreg = mx3fb_setcolreg,
1136         .fb_pan_display = mx3fb_pan_display,
1137         .fb_fillrect = cfb_fillrect,
1138         .fb_copyarea = cfb_copyarea,
1139         .fb_imageblit = cfb_imageblit,
1140         .fb_blank = mx3fb_blank,
1141 };
1142
1143 #ifdef CONFIG_PM
1144 /*
1145  * Power management hooks.      Note that we won't be called from IRQ context,
1146  * unlike the blank functions above, so we may sleep.
1147  */
1148
1149 /*
1150  * Suspends the framebuffer and blanks the screen. Power management support
1151  */
1152 static int mx3fb_suspend(struct platform_device *pdev, pm_message_t state)
1153 {
1154         struct mx3fb_data *mx3fb = platform_get_drvdata(pdev);
1155         struct mx3fb_info *mx3_fbi = mx3fb->fbi->par;
1156
1157         acquire_console_sem();
1158         fb_set_suspend(mx3fb->fbi, 1);
1159         release_console_sem();
1160
1161         if (mx3_fbi->blank == FB_BLANK_UNBLANK) {
1162                 sdc_disable_channel(mx3_fbi);
1163                 sdc_set_brightness(mx3fb, 0);
1164
1165         }
1166         return 0;
1167 }
1168
1169 /*
1170  * Resumes the framebuffer and unblanks the screen. Power management support
1171  */
1172 static int mx3fb_resume(struct platform_device *pdev)
1173 {
1174         struct mx3fb_data *mx3fb = platform_get_drvdata(pdev);
1175         struct mx3fb_info *mx3_fbi = mx3fb->fbi->par;
1176
1177         if (mx3_fbi->blank == FB_BLANK_UNBLANK) {
1178                 sdc_enable_channel(mx3_fbi);
1179                 sdc_set_brightness(mx3fb, mx3fb->backlight_level);
1180         }
1181
1182         acquire_console_sem();
1183         fb_set_suspend(mx3fb->fbi, 0);
1184         release_console_sem();
1185
1186         return 0;
1187 }
1188 #else
1189 #define mx3fb_suspend   NULL
1190 #define mx3fb_resume    NULL
1191 #endif
1192
1193 /*
1194  * Main framebuffer functions
1195  */
1196
1197 /**
1198  * mx3fb_map_video_memory() - allocates the DRAM memory for the frame buffer.
1199  * @fbi:        framebuffer information pointer
1200  * @mem_len:    length of mapped memory
1201  * @return:     Error code indicating success or failure
1202  *
1203  * This buffer is remapped into a non-cached, non-buffered, memory region to
1204  * allow palette and pixel writes to occur without flushing the cache. Once this
1205  * area is remapped, all virtual memory access to the video memory should occur
1206  * at the new region.
1207  */
1208 static int mx3fb_map_video_memory(struct fb_info *fbi, unsigned int mem_len)
1209 {
1210         int retval = 0;
1211         dma_addr_t addr;
1212
1213         fbi->screen_base = dma_alloc_writecombine(fbi->device,
1214                                                   mem_len,
1215                                                   &addr, GFP_DMA);
1216
1217         if (!fbi->screen_base) {
1218                 dev_err(fbi->device, "Cannot allocate %u bytes framebuffer memory\n",
1219                         mem_len);
1220                 retval = -EBUSY;
1221                 goto err0;
1222         }
1223
1224         mutex_lock(&fbi->mm_lock);
1225         fbi->fix.smem_start = addr;
1226         fbi->fix.smem_len = mem_len;
1227         mutex_unlock(&fbi->mm_lock);
1228
1229         dev_dbg(fbi->device, "allocated fb @ p=0x%08x, v=0x%p, size=%d.\n",
1230                 (uint32_t) fbi->fix.smem_start, fbi->screen_base, fbi->fix.smem_len);
1231
1232         fbi->screen_size = fbi->fix.smem_len;
1233
1234         /* Clear the screen */
1235         memset((char *)fbi->screen_base, 0, fbi->fix.smem_len);
1236
1237         return 0;
1238
1239 err0:
1240         fbi->fix.smem_len = 0;
1241         fbi->fix.smem_start = 0;
1242         fbi->screen_base = NULL;
1243         return retval;
1244 }
1245
1246 /**
1247  * mx3fb_unmap_video_memory() - de-allocate frame buffer memory.
1248  * @fbi:        framebuffer information pointer
1249  * @return:     error code indicating success or failure
1250  */
1251 static int mx3fb_unmap_video_memory(struct fb_info *fbi)
1252 {
1253         dma_free_writecombine(fbi->device, fbi->fix.smem_len,
1254                               fbi->screen_base, fbi->fix.smem_start);
1255
1256         fbi->screen_base = 0;
1257         mutex_lock(&fbi->mm_lock);
1258         fbi->fix.smem_start = 0;
1259         fbi->fix.smem_len = 0;
1260         mutex_unlock(&fbi->mm_lock);
1261         return 0;
1262 }
1263
1264 /**
1265  * mx3fb_init_fbinfo() - initialize framebuffer information object.
1266  * @return:     initialized framebuffer structure.
1267  */
1268 static struct fb_info *mx3fb_init_fbinfo(struct device *dev, struct fb_ops *ops)
1269 {
1270         struct fb_info *fbi;
1271         struct mx3fb_info *mx3fbi;
1272         int ret;
1273
1274         /* Allocate sufficient memory for the fb structure */
1275         fbi = framebuffer_alloc(sizeof(struct mx3fb_info), dev);
1276         if (!fbi)
1277                 return NULL;
1278
1279         mx3fbi                  = fbi->par;
1280         mx3fbi->cookie          = -EINVAL;
1281         mx3fbi->cur_ipu_buf     = 0;
1282
1283         fbi->var.activate       = FB_ACTIVATE_NOW;
1284
1285         fbi->fbops              = ops;
1286         fbi->flags              = FBINFO_FLAG_DEFAULT;
1287         fbi->pseudo_palette     = mx3fbi->pseudo_palette;
1288
1289         mutex_init(&mx3fbi->mutex);
1290
1291         /* Allocate colormap */
1292         ret = fb_alloc_cmap(&fbi->cmap, 16, 0);
1293         if (ret < 0) {
1294                 framebuffer_release(fbi);
1295                 return NULL;
1296         }
1297
1298         return fbi;
1299 }
1300
1301 static int init_fb_chan(struct mx3fb_data *mx3fb, struct idmac_channel *ichan)
1302 {
1303         struct device *dev = mx3fb->dev;
1304         struct mx3fb_platform_data *mx3fb_pdata = dev->platform_data;
1305         const char *name = mx3fb_pdata->name;
1306         unsigned int irq;
1307         struct fb_info *fbi;
1308         struct mx3fb_info *mx3fbi;
1309         const struct fb_videomode *mode;
1310         int ret, num_modes;
1311
1312         ichan->client = mx3fb;
1313         irq = ichan->eof_irq;
1314
1315         if (ichan->dma_chan.chan_id != IDMAC_SDC_0)
1316                 return -EINVAL;
1317
1318         fbi = mx3fb_init_fbinfo(dev, &mx3fb_ops);
1319         if (!fbi)
1320                 return -ENOMEM;
1321
1322         if (!fb_mode)
1323                 fb_mode = name;
1324
1325         if (!fb_mode) {
1326                 ret = -EINVAL;
1327                 goto emode;
1328         }
1329
1330         if (mx3fb_pdata->mode && mx3fb_pdata->num_modes) {
1331                 mode = mx3fb_pdata->mode;
1332                 num_modes = mx3fb_pdata->num_modes;
1333         } else {
1334                 mode = mx3fb_modedb;
1335                 num_modes = ARRAY_SIZE(mx3fb_modedb);
1336         }
1337
1338         if (!fb_find_mode(&fbi->var, fbi, fb_mode, mode,
1339                           num_modes, NULL, default_bpp)) {
1340                 ret = -EBUSY;
1341                 goto emode;
1342         }
1343
1344         fb_videomode_to_modelist(mode, num_modes, &fbi->modelist);
1345
1346         /* Default Y virtual size is 2x panel size */
1347         fbi->var.yres_virtual = fbi->var.yres * 2;
1348
1349         mx3fb->fbi = fbi;
1350
1351         /* set Display Interface clock period */
1352         mx3fb_write_reg(mx3fb, 0x00100010L, DI_HSP_CLK_PER);
1353         /* Might need to trigger HSP clock change - see 44.3.3.8.5 */
1354
1355         sdc_set_brightness(mx3fb, 255);
1356         sdc_set_global_alpha(mx3fb, true, 0xFF);
1357         sdc_set_color_key(mx3fb, IDMAC_SDC_0, false, 0);
1358
1359         mx3fbi                  = fbi->par;
1360         mx3fbi->idmac_channel   = ichan;
1361         mx3fbi->ipu_ch          = ichan->dma_chan.chan_id;
1362         mx3fbi->mx3fb           = mx3fb;
1363         mx3fbi->blank           = FB_BLANK_NORMAL;
1364
1365         init_completion(&mx3fbi->flip_cmpl);
1366         disable_irq(ichan->eof_irq);
1367         dev_dbg(mx3fb->dev, "disabling irq %d\n", ichan->eof_irq);
1368
1369         dev_info(dev, "registered, using mode %s\n", fb_mode);
1370
1371         ret = register_framebuffer(fbi);
1372         if (ret < 0)
1373                 goto erfb;
1374
1375         return 0;
1376
1377 erfb:
1378 esetpar:
1379 emode:
1380         fb_dealloc_cmap(&fbi->cmap);
1381         framebuffer_release(fbi);
1382
1383         return ret;
1384 }
1385
1386 static bool chan_filter(struct dma_chan *chan, void *arg)
1387 {
1388         struct dma_chan_request *rq = arg;
1389         struct device *dev;
1390         struct mx3fb_platform_data *mx3fb_pdata;
1391
1392         if (!rq)
1393                 return false;
1394
1395         dev = rq->mx3fb->dev;
1396         mx3fb_pdata = dev->platform_data;
1397
1398         return rq->id == chan->chan_id &&
1399                 mx3fb_pdata->dma_dev == chan->device->dev;
1400 }
1401
1402 static void release_fbi(struct fb_info *fbi)
1403 {
1404         mx3fb_unmap_video_memory(fbi);
1405
1406         fb_dealloc_cmap(&fbi->cmap);
1407
1408         unregister_framebuffer(fbi);
1409         framebuffer_release(fbi);
1410 }
1411
1412 static int mx3fb_probe(struct platform_device *pdev)
1413 {
1414         struct device *dev = &pdev->dev;
1415         int ret;
1416         struct resource *sdc_reg;
1417         struct mx3fb_data *mx3fb;
1418         dma_cap_mask_t mask;
1419         struct dma_chan *chan;
1420         struct dma_chan_request rq;
1421
1422         /*
1423          * Display Interface (DI) and Synchronous Display Controller (SDC)
1424          * registers
1425          */
1426         sdc_reg = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1427         if (!sdc_reg)
1428                 return -EINVAL;
1429
1430         mx3fb = kzalloc(sizeof(*mx3fb), GFP_KERNEL);
1431         if (!mx3fb)
1432                 return -ENOMEM;
1433
1434         spin_lock_init(&mx3fb->lock);
1435
1436         mx3fb->reg_base = ioremap(sdc_reg->start, resource_size(sdc_reg));
1437         if (!mx3fb->reg_base) {
1438                 ret = -ENOMEM;
1439                 goto eremap;
1440         }
1441
1442         pr_debug("Remapped %x to %x at %p\n", sdc_reg->start, sdc_reg->end,
1443                  mx3fb->reg_base);
1444
1445         /* IDMAC interface */
1446         dmaengine_get();
1447
1448         mx3fb->dev = dev;
1449         platform_set_drvdata(pdev, mx3fb);
1450
1451         rq.mx3fb = mx3fb;
1452
1453         dma_cap_zero(mask);
1454         dma_cap_set(DMA_SLAVE, mask);
1455         dma_cap_set(DMA_PRIVATE, mask);
1456         rq.id = IDMAC_SDC_0;
1457         chan = dma_request_channel(mask, chan_filter, &rq);
1458         if (!chan) {
1459                 ret = -EBUSY;
1460                 goto ersdc0;
1461         }
1462
1463         ret = init_fb_chan(mx3fb, to_idmac_chan(chan));
1464         if (ret < 0)
1465                 goto eisdc0;
1466
1467         mx3fb->backlight_level = 255;
1468
1469         return 0;
1470
1471 eisdc0:
1472         dma_release_channel(chan);
1473 ersdc0:
1474         dmaengine_put();
1475         iounmap(mx3fb->reg_base);
1476 eremap:
1477         kfree(mx3fb);
1478         dev_err(dev, "mx3fb: failed to register fb\n");
1479         return ret;
1480 }
1481
1482 static int mx3fb_remove(struct platform_device *dev)
1483 {
1484         struct mx3fb_data *mx3fb = platform_get_drvdata(dev);
1485         struct fb_info *fbi = mx3fb->fbi;
1486         struct mx3fb_info *mx3_fbi = fbi->par;
1487         struct dma_chan *chan;
1488
1489         chan = &mx3_fbi->idmac_channel->dma_chan;
1490         release_fbi(fbi);
1491
1492         dma_release_channel(chan);
1493         dmaengine_put();
1494
1495         iounmap(mx3fb->reg_base);
1496         kfree(mx3fb);
1497         return 0;
1498 }
1499
1500 static struct platform_driver mx3fb_driver = {
1501         .driver = {
1502                    .name = MX3FB_NAME,
1503         },
1504         .probe = mx3fb_probe,
1505         .remove = mx3fb_remove,
1506         .suspend = mx3fb_suspend,
1507         .resume = mx3fb_resume,
1508 };
1509
1510 /*
1511  * Parse user specified options (`video=mx3fb:')
1512  * example:
1513  *      video=mx3fb:bpp=16
1514  */
1515 static int __init mx3fb_setup(void)
1516 {
1517 #ifndef MODULE
1518         char *opt, *options = NULL;
1519
1520         if (fb_get_options("mx3fb", &options))
1521                 return -ENODEV;
1522
1523         if (!options || !*options)
1524                 return 0;
1525
1526         while ((opt = strsep(&options, ",")) != NULL) {
1527                 if (!*opt)
1528                         continue;
1529                 if (!strncmp(opt, "bpp=", 4))
1530                         default_bpp = simple_strtoul(opt + 4, NULL, 0);
1531                 else
1532                         fb_mode = opt;
1533         }
1534 #endif
1535
1536         return 0;
1537 }
1538
1539 static int __init mx3fb_init(void)
1540 {
1541         int ret = mx3fb_setup();
1542
1543         if (ret < 0)
1544                 return ret;
1545
1546         ret = platform_driver_register(&mx3fb_driver);
1547         return ret;
1548 }
1549
1550 static void __exit mx3fb_exit(void)
1551 {
1552         platform_driver_unregister(&mx3fb_driver);
1553 }
1554
1555 module_init(mx3fb_init);
1556 module_exit(mx3fb_exit);
1557
1558 MODULE_AUTHOR("Freescale Semiconductor, Inc.");
1559 MODULE_DESCRIPTION("MX3 framebuffer driver");
1560 MODULE_ALIAS("platform:" MX3FB_NAME);
1561 MODULE_LICENSE("GPL v2");