e3e3d26c638e218df9f4aab76a5e9c9a2beda315
[~shefty/rdma-dev.git] / include / linux / edac.h
1 /*
2  * Generic EDAC defs
3  *
4  * Author: Dave Jiang <djiang@mvista.com>
5  *
6  * 2006-2008 (c) MontaVista Software, Inc. This file is licensed under
7  * the terms of the GNU General Public License version 2. This program
8  * is licensed "as is" without any warranty of any kind, whether express
9  * or implied.
10  *
11  */
12 #ifndef _LINUX_EDAC_H_
13 #define _LINUX_EDAC_H_
14
15 #include <linux/atomic.h>
16 #include <linux/device.h>
17
18 #define EDAC_OPSTATE_INVAL      -1
19 #define EDAC_OPSTATE_POLL       0
20 #define EDAC_OPSTATE_NMI        1
21 #define EDAC_OPSTATE_INT        2
22
23 extern int edac_op_state;
24 extern int edac_err_assert;
25 extern atomic_t edac_handlers;
26 extern struct bus_type edac_subsys;
27
28 extern int edac_handler_set(void);
29 extern void edac_atomic_assert_error(void);
30 extern struct bus_type *edac_get_sysfs_subsys(void);
31 extern void edac_put_sysfs_subsys(void);
32
33 static inline void opstate_init(void)
34 {
35         switch (edac_op_state) {
36         case EDAC_OPSTATE_POLL:
37         case EDAC_OPSTATE_NMI:
38                 break;
39         default:
40                 edac_op_state = EDAC_OPSTATE_POLL;
41         }
42         return;
43 }
44
45 #define EDAC_MC_LABEL_LEN       31
46 #define MC_PROC_NAME_MAX_LEN    7
47
48 /* memory devices */
49 enum dev_type {
50         DEV_UNKNOWN = 0,
51         DEV_X1,
52         DEV_X2,
53         DEV_X4,
54         DEV_X8,
55         DEV_X16,
56         DEV_X32,                /* Do these parts exist? */
57         DEV_X64                 /* Do these parts exist? */
58 };
59
60 #define DEV_FLAG_UNKNOWN        BIT(DEV_UNKNOWN)
61 #define DEV_FLAG_X1             BIT(DEV_X1)
62 #define DEV_FLAG_X2             BIT(DEV_X2)
63 #define DEV_FLAG_X4             BIT(DEV_X4)
64 #define DEV_FLAG_X8             BIT(DEV_X8)
65 #define DEV_FLAG_X16            BIT(DEV_X16)
66 #define DEV_FLAG_X32            BIT(DEV_X32)
67 #define DEV_FLAG_X64            BIT(DEV_X64)
68
69 /**
70  * enum mem_type - memory types. For a more detailed reference, please see
71  *                      http://en.wikipedia.org/wiki/DRAM
72  *
73  * @MEM_EMPTY           Empty csrow
74  * @MEM_RESERVED:       Reserved csrow type
75  * @MEM_UNKNOWN:        Unknown csrow type
76  * @MEM_FPM:            FPM - Fast Page Mode, used on systems up to 1995.
77  * @MEM_EDO:            EDO - Extended data out, used on systems up to 1998.
78  * @MEM_BEDO:           BEDO - Burst Extended data out, an EDO variant.
79  * @MEM_SDR:            SDR - Single data rate SDRAM
80  *                      http://en.wikipedia.org/wiki/Synchronous_dynamic_random-access_memory
81  *                      They use 3 pins for chip select: Pins 0 and 2 are
82  *                      for rank 0; pins 1 and 3 are for rank 1, if the memory
83  *                      is dual-rank.
84  * @MEM_RDR:            Registered SDR SDRAM
85  * @MEM_DDR:            Double data rate SDRAM
86  *                      http://en.wikipedia.org/wiki/DDR_SDRAM
87  * @MEM_RDDR:           Registered Double data rate SDRAM
88  *                      This is a variant of the DDR memories.
89  *                      A registered memory has a buffer inside it, hiding
90  *                      part of the memory details to the memory controller.
91  * @MEM_RMBS:           Rambus DRAM, used on a few Pentium III/IV controllers.
92  * @MEM_DDR2:           DDR2 RAM, as described at JEDEC JESD79-2F.
93  *                      Those memories are labed as "PC2-" instead of "PC" to
94  *                      differenciate from DDR.
95  * @MEM_FB_DDR2:        Fully-Buffered DDR2, as described at JEDEC Std No. 205
96  *                      and JESD206.
97  *                      Those memories are accessed per DIMM slot, and not by
98  *                      a chip select signal.
99  * @MEM_RDDR2:          Registered DDR2 RAM
100  *                      This is a variant of the DDR2 memories.
101  * @MEM_XDR:            Rambus XDR
102  *                      It is an evolution of the original RAMBUS memories,
103  *                      created to compete with DDR2. Weren't used on any
104  *                      x86 arch, but cell_edac PPC memory controller uses it.
105  * @MEM_DDR3:           DDR3 RAM
106  * @MEM_RDDR3:          Registered DDR3 RAM
107  *                      This is a variant of the DDR3 memories.
108  */
109 enum mem_type {
110         MEM_EMPTY = 0,
111         MEM_RESERVED,
112         MEM_UNKNOWN,
113         MEM_FPM,
114         MEM_EDO,
115         MEM_BEDO,
116         MEM_SDR,
117         MEM_RDR,
118         MEM_DDR,
119         MEM_RDDR,
120         MEM_RMBS,
121         MEM_DDR2,
122         MEM_FB_DDR2,
123         MEM_RDDR2,
124         MEM_XDR,
125         MEM_DDR3,
126         MEM_RDDR3,
127 };
128
129 #define MEM_FLAG_EMPTY          BIT(MEM_EMPTY)
130 #define MEM_FLAG_RESERVED       BIT(MEM_RESERVED)
131 #define MEM_FLAG_UNKNOWN        BIT(MEM_UNKNOWN)
132 #define MEM_FLAG_FPM            BIT(MEM_FPM)
133 #define MEM_FLAG_EDO            BIT(MEM_EDO)
134 #define MEM_FLAG_BEDO           BIT(MEM_BEDO)
135 #define MEM_FLAG_SDR            BIT(MEM_SDR)
136 #define MEM_FLAG_RDR            BIT(MEM_RDR)
137 #define MEM_FLAG_DDR            BIT(MEM_DDR)
138 #define MEM_FLAG_RDDR           BIT(MEM_RDDR)
139 #define MEM_FLAG_RMBS           BIT(MEM_RMBS)
140 #define MEM_FLAG_DDR2           BIT(MEM_DDR2)
141 #define MEM_FLAG_FB_DDR2        BIT(MEM_FB_DDR2)
142 #define MEM_FLAG_RDDR2          BIT(MEM_RDDR2)
143 #define MEM_FLAG_XDR            BIT(MEM_XDR)
144 #define MEM_FLAG_DDR3            BIT(MEM_DDR3)
145 #define MEM_FLAG_RDDR3           BIT(MEM_RDDR3)
146
147 /* chipset Error Detection and Correction capabilities and mode */
148 enum edac_type {
149         EDAC_UNKNOWN = 0,       /* Unknown if ECC is available */
150         EDAC_NONE,              /* Doesn't support ECC */
151         EDAC_RESERVED,          /* Reserved ECC type */
152         EDAC_PARITY,            /* Detects parity errors */
153         EDAC_EC,                /* Error Checking - no correction */
154         EDAC_SECDED,            /* Single bit error correction, Double detection */
155         EDAC_S2ECD2ED,          /* Chipkill x2 devices - do these exist? */
156         EDAC_S4ECD4ED,          /* Chipkill x4 devices */
157         EDAC_S8ECD8ED,          /* Chipkill x8 devices */
158         EDAC_S16ECD16ED,        /* Chipkill x16 devices */
159 };
160
161 #define EDAC_FLAG_UNKNOWN       BIT(EDAC_UNKNOWN)
162 #define EDAC_FLAG_NONE          BIT(EDAC_NONE)
163 #define EDAC_FLAG_PARITY        BIT(EDAC_PARITY)
164 #define EDAC_FLAG_EC            BIT(EDAC_EC)
165 #define EDAC_FLAG_SECDED        BIT(EDAC_SECDED)
166 #define EDAC_FLAG_S2ECD2ED      BIT(EDAC_S2ECD2ED)
167 #define EDAC_FLAG_S4ECD4ED      BIT(EDAC_S4ECD4ED)
168 #define EDAC_FLAG_S8ECD8ED      BIT(EDAC_S8ECD8ED)
169 #define EDAC_FLAG_S16ECD16ED    BIT(EDAC_S16ECD16ED)
170
171 /* scrubbing capabilities */
172 enum scrub_type {
173         SCRUB_UNKNOWN = 0,      /* Unknown if scrubber is available */
174         SCRUB_NONE,             /* No scrubber */
175         SCRUB_SW_PROG,          /* SW progressive (sequential) scrubbing */
176         SCRUB_SW_SRC,           /* Software scrub only errors */
177         SCRUB_SW_PROG_SRC,      /* Progressive software scrub from an error */
178         SCRUB_SW_TUNABLE,       /* Software scrub frequency is tunable */
179         SCRUB_HW_PROG,          /* HW progressive (sequential) scrubbing */
180         SCRUB_HW_SRC,           /* Hardware scrub only errors */
181         SCRUB_HW_PROG_SRC,      /* Progressive hardware scrub from an error */
182         SCRUB_HW_TUNABLE        /* Hardware scrub frequency is tunable */
183 };
184
185 #define SCRUB_FLAG_SW_PROG      BIT(SCRUB_SW_PROG)
186 #define SCRUB_FLAG_SW_SRC       BIT(SCRUB_SW_SRC)
187 #define SCRUB_FLAG_SW_PROG_SRC  BIT(SCRUB_SW_PROG_SRC)
188 #define SCRUB_FLAG_SW_TUN       BIT(SCRUB_SW_SCRUB_TUNABLE)
189 #define SCRUB_FLAG_HW_PROG      BIT(SCRUB_HW_PROG)
190 #define SCRUB_FLAG_HW_SRC       BIT(SCRUB_HW_SRC)
191 #define SCRUB_FLAG_HW_PROG_SRC  BIT(SCRUB_HW_PROG_SRC)
192 #define SCRUB_FLAG_HW_TUN       BIT(SCRUB_HW_TUNABLE)
193
194 /* FIXME - should have notify capabilities: NMI, LOG, PROC, etc */
195
196 /* EDAC internal operation states */
197 #define OP_ALLOC                0x100
198 #define OP_RUNNING_POLL         0x201
199 #define OP_RUNNING_INTERRUPT    0x202
200 #define OP_RUNNING_POLL_INTR    0x203
201 #define OP_OFFLINE              0x300
202
203 /*
204  * Concepts used at the EDAC subsystem
205  *
206  * There are several things to be aware of that aren't at all obvious:
207  *
208  * SOCKETS, SOCKET SETS, BANKS, ROWS, CHIP-SELECT ROWS, CHANNELS, etc..
209  *
210  * These are some of the many terms that are thrown about that don't always
211  * mean what people think they mean (Inconceivable!).  In the interest of
212  * creating a common ground for discussion, terms and their definitions
213  * will be established.
214  *
215  * Memory devices:      The individual DRAM chips on a memory stick.  These
216  *                      devices commonly output 4 and 8 bits each (x4, x8).
217  *                      Grouping several of these in parallel provides the
218  *                      number of bits that the memory controller expects:
219  *                      typically 72 bits, in order to provide 64 bits +
220  *                      8 bits of ECC data.
221  *
222  * Memory Stick:        A printed circuit board that aggregates multiple
223  *                      memory devices in parallel.  In general, this is the
224  *                      Field Replaceable Unit (FRU) which gets replaced, in
225  *                      the case of excessive errors. Most often it is also
226  *                      called DIMM (Dual Inline Memory Module).
227  *
228  * Memory Socket:       A physical connector on the motherboard that accepts
229  *                      a single memory stick. Also called as "slot" on several
230  *                      datasheets.
231  *
232  * Channel:             A memory controller channel, responsible to communicate
233  *                      with a group of DIMMs. Each channel has its own
234  *                      independent control (command) and data bus, and can
235  *                      be used independently or grouped with other channels.
236  *
237  * Branch:              It is typically the highest hierarchy on a
238  *                      Fully-Buffered DIMM memory controller.
239  *                      Typically, it contains two channels.
240  *                      Two channels at the same branch can be used in single
241  *                      mode or in lockstep mode.
242  *                      When lockstep is enabled, the cacheline is doubled,
243  *                      but it generally brings some performance penalty.
244  *                      Also, it is generally not possible to point to just one
245  *                      memory stick when an error occurs, as the error
246  *                      correction code is calculated using two DIMMs instead
247  *                      of one. Due to that, it is capable of correcting more
248  *                      errors than on single mode.
249  *
250  * Single-channel:      The data accessed by the memory controller is contained
251  *                      into one dimm only. E. g. if the data is 64 bits-wide,
252  *                      the data flows to the CPU using one 64 bits parallel
253  *                      access.
254  *                      Typically used with SDR, DDR, DDR2 and DDR3 memories.
255  *                      FB-DIMM and RAMBUS use a different concept for channel,
256  *                      so this concept doesn't apply there.
257  *
258  * Double-channel:      The data size accessed by the memory controller is
259  *                      interlaced into two dimms, accessed at the same time.
260  *                      E. g. if the DIMM is 64 bits-wide (72 bits with ECC),
261  *                      the data flows to the CPU using a 128 bits parallel
262  *                      access.
263  *
264  * Chip-select row:     This is the name of the DRAM signal used to select the
265  *                      DRAM ranks to be accessed. Common chip-select rows for
266  *                      single channel are 64 bits, for dual channel 128 bits.
267  *                      It may not be visible by the memory controller, as some
268  *                      DIMM types have a memory buffer that can hide direct
269  *                      access to it from the Memory Controller.
270  *
271  * Single-Ranked stick: A Single-ranked stick has 1 chip-select row of memory.
272  *                      Motherboards commonly drive two chip-select pins to
273  *                      a memory stick. A single-ranked stick, will occupy
274  *                      only one of those rows. The other will be unused.
275  *
276  * Double-Ranked stick: A double-ranked stick has two chip-select rows which
277  *                      access different sets of memory devices.  The two
278  *                      rows cannot be accessed concurrently.
279  *
280  * Double-sided stick:  DEPRECATED TERM, see Double-Ranked stick.
281  *                      A double-sided stick has two chip-select rows which
282  *                      access different sets of memory devices. The two
283  *                      rows cannot be accessed concurrently. "Double-sided"
284  *                      is irrespective of the memory devices being mounted
285  *                      on both sides of the memory stick.
286  *
287  * Socket set:          All of the memory sticks that are required for
288  *                      a single memory access or all of the memory sticks
289  *                      spanned by a chip-select row.  A single socket set
290  *                      has two chip-select rows and if double-sided sticks
291  *                      are used these will occupy those chip-select rows.
292  *
293  * Bank:                This term is avoided because it is unclear when
294  *                      needing to distinguish between chip-select rows and
295  *                      socket sets.
296  *
297  * Controller pages:
298  *
299  * Physical pages:
300  *
301  * Virtual pages:
302  *
303  *
304  * STRUCTURE ORGANIZATION AND CHOICES
305  *
306  *
307  *
308  * PS - I enjoyed writing all that about as much as you enjoyed reading it.
309  */
310
311 /**
312  * struct rank_info - contains the information for one DIMM rank
313  *
314  * @chan_idx:   channel number where the rank is (typically, 0 or 1)
315  * @ce_count:   number of correctable errors for this rank
316  * @label:      DIMM label. Different ranks for the same DIMM should be
317  *              filled, on userspace, with the same label.
318  *              FIXME: The core currently won't enforce it.
319  * @csrow:      A pointer to the chip select row structure (the parent
320  *              structure). The location of the rank is given by
321  *              the (csrow->csrow_idx, chan_idx) vector.
322  */
323 struct rank_info {
324         int chan_idx;
325         u32 ce_count;
326         char label[EDAC_MC_LABEL_LEN + 1];
327         struct csrow_info *csrow;       /* the parent */
328 };
329
330 struct csrow_info {
331         unsigned long first_page;       /* first page number in dimm */
332         unsigned long last_page;        /* last page number in dimm */
333         unsigned long page_mask;        /* used for interleaving -
334                                          * 0UL for non intlv
335                                          */
336         u32 nr_pages;           /* number of pages in csrow */
337         u32 grain;              /* granularity of reported error in bytes */
338         int csrow_idx;          /* the chip-select row */
339         enum dev_type dtype;    /* memory device type */
340         u32 ue_count;           /* Uncorrectable Errors for this csrow */
341         u32 ce_count;           /* Correctable Errors for this csrow */
342         enum mem_type mtype;    /* memory csrow type */
343         enum edac_type edac_mode;       /* EDAC mode for this csrow */
344         struct mem_ctl_info *mci;       /* the parent */
345
346         struct kobject kobj;    /* sysfs kobject for this csrow */
347
348         /* channel information for this csrow */
349         u32 nr_channels;
350         struct rank_info *channels;
351 };
352
353 struct mcidev_sysfs_group {
354         const char *name;                               /* group name */
355         const struct mcidev_sysfs_attribute *mcidev_attr; /* group attributes */
356 };
357
358 struct mcidev_sysfs_group_kobj {
359         struct list_head list;          /* list for all instances within a mc */
360
361         struct kobject kobj;            /* kobj for the group */
362
363         const struct mcidev_sysfs_group *grp;   /* group description table */
364         struct mem_ctl_info *mci;       /* the parent */
365 };
366
367 /* mcidev_sysfs_attribute structure
368  *      used for driver sysfs attributes and in mem_ctl_info
369  *      sysfs top level entries
370  */
371 struct mcidev_sysfs_attribute {
372         /* It should use either attr or grp */
373         struct attribute attr;
374         const struct mcidev_sysfs_group *grp;   /* Points to a group of attributes */
375
376         /* Ops for show/store values at the attribute - not used on group */
377         ssize_t (*show)(struct mem_ctl_info *,char *);
378         ssize_t (*store)(struct mem_ctl_info *, const char *,size_t);
379 };
380
381 /* MEMORY controller information structure
382  */
383 struct mem_ctl_info {
384         struct list_head link;  /* for global list of mem_ctl_info structs */
385
386         struct module *owner;   /* Module owner of this control struct */
387
388         unsigned long mtype_cap;        /* memory types supported by mc */
389         unsigned long edac_ctl_cap;     /* Mem controller EDAC capabilities */
390         unsigned long edac_cap; /* configuration capabilities - this is
391                                  * closely related to edac_ctl_cap.  The
392                                  * difference is that the controller may be
393                                  * capable of s4ecd4ed which would be listed
394                                  * in edac_ctl_cap, but if channels aren't
395                                  * capable of s4ecd4ed then the edac_cap would
396                                  * not have that capability.
397                                  */
398         unsigned long scrub_cap;        /* chipset scrub capabilities */
399         enum scrub_type scrub_mode;     /* current scrub mode */
400
401         /* Translates sdram memory scrub rate given in bytes/sec to the
402            internal representation and configures whatever else needs
403            to be configured.
404          */
405         int (*set_sdram_scrub_rate) (struct mem_ctl_info * mci, u32 bw);
406
407         /* Get the current sdram memory scrub rate from the internal
408            representation and converts it to the closest matching
409            bandwidth in bytes/sec.
410          */
411         int (*get_sdram_scrub_rate) (struct mem_ctl_info * mci);
412
413
414         /* pointer to edac checking routine */
415         void (*edac_check) (struct mem_ctl_info * mci);
416
417         /*
418          * Remaps memory pages: controller pages to physical pages.
419          * For most MC's, this will be NULL.
420          */
421         /* FIXME - why not send the phys page to begin with? */
422         unsigned long (*ctl_page_to_phys) (struct mem_ctl_info * mci,
423                                            unsigned long page);
424         int mc_idx;
425         int nr_csrows;
426         struct csrow_info *csrows;
427         /*
428          * FIXME - what about controllers on other busses? - IDs must be
429          * unique.  dev pointer should be sufficiently unique, but
430          * BUS:SLOT.FUNC numbers may not be unique.
431          */
432         struct device *dev;
433         const char *mod_name;
434         const char *mod_ver;
435         const char *ctl_name;
436         const char *dev_name;
437         char proc_name[MC_PROC_NAME_MAX_LEN + 1];
438         void *pvt_info;
439         u32 ue_noinfo_count;    /* Uncorrectable Errors w/o info */
440         u32 ce_noinfo_count;    /* Correctable Errors w/o info */
441         u32 ue_count;           /* Total Uncorrectable Errors for this MC */
442         u32 ce_count;           /* Total Correctable Errors for this MC */
443         unsigned long start_time;       /* mci load start time (in jiffies) */
444
445         struct completion complete;
446
447         /* edac sysfs device control */
448         struct kobject edac_mci_kobj;
449
450         /* list for all grp instances within a mc */
451         struct list_head grp_kobj_list;
452
453         /* Additional top controller level attributes, but specified
454          * by the low level driver.
455          *
456          * Set by the low level driver to provide attributes at the
457          * controller level, same level as 'ue_count' and 'ce_count' above.
458          * An array of structures, NULL terminated
459          *
460          * If attributes are desired, then set to array of attributes
461          * If no attributes are desired, leave NULL
462          */
463         const struct mcidev_sysfs_attribute *mc_driver_sysfs_attributes;
464
465         /* work struct for this MC */
466         struct delayed_work work;
467
468         /* the internal state of this controller instance */
469         int op_state;
470 };
471
472 #endif